SF32LB57xハードウェア設計ガイド — PCBレイアウト指針¶

6. PCBレイアウト指針¶

6.1. 基板積層構成¶

SF32LB57xには、QFN68L（7 × 7 mm、68ピン、0.35 mmピッチ）とQFN80L（8 × 8 mm、80ピン、0.35 mmピッチ）のパッケージがあります。QFN設計では通常4層のPTH基板を使用でき、片面または両面に部品を配置でき、たとえばコンデンサーを基板の裏面に配置することもできます。BGA112パッケージは5.4 × 4.4 mm、112ボール、0.4 mmピッチです。BGA設計では通常4層以上が必要で、ファンアウトの難易度に応じて1次HDIのブラインド／埋め込みビアを使用できます。部品は片面または両面に配置できます。

適切な積層構成では、次の点を確保します。

• 重要部品を表層に配置でき、配線を短くできること。
• 内層に切れ目のないグラウンドプレーンを設けること。
• 低インピーダンスの電源分配を確保すること。
• 高速信号、RF、水晶、オーディオ、アナログ信号に連続したリファレンスグラウンドを確保すること。

参考積層図に示されている材料と総厚みの範囲を以下に示します。最終的な積層構成と完成基板厚の公差は、基板メーカーに確認してください。

4種類の参考積層はいずれも、L1/L4に1 oz銅箔（1.38 mil、0.0350 mm）、L2/L3の両面にそれぞれ0.60 mil（0.0152 mm）の銅箔を使用します。

4層QFN設計では、次の層構成を推奨します。第1層（表層）：全面グラウンド領域、部品配置、信号配線。第2層：連続したグラウンドプレーンとし、リファレンスグラウンドの連続性を保つため信号を配線しません。第3層：電源プレーン。電源ドメインごとに分割でき、信号配線にも使用できます。第4層（裏層）：信号配線を含む全面グラウンド領域。

6.2. PCB重要設計制約の早見表¶

PTH／HDIの設計ルール図には製造例の値も示されています。最小・推奨配線幅はPTHが0.10 mm、HDIが0.075 mm、両者とも最大幅は2.54 mmです。ビア例では、PTHはドリル径0.25 mm／パッド径0.45 mm、HDIマイクロビアは0.10 mm／0.23 mm（貫通ビア例は0.25 mm／0.45 mm）です。これらは参考例です。製造前に基板メーカーの対応能力と実際の設計ルールを確認してください。

6.3. 電源配線¶

• 大電流の電源経路は短く太く配線してください。
• 充電経路はノイズの影響を受けやすいアナログ、RF、水晶の配線から離してください。
• VCC、PVDD、VBUS、VBATのフィルターコンデンサーはチップの各ピンの近くに配置してください。VCC / PVDDについて、PCB設計ガイド第3.2.1節は0.4 mm以上としていますが、セルフチェック表4-2-1-1の項目47は12 milという矛盾する値を示しています（タイトルはPVDD、確認内容はVCC）。SiFliが適用要件を確認するまで、いずれのレールについても配線幅を確定しないでください。VDD_VOUT1、VDD_VOUT2、VDD_RET、VDD_RTC、VDD18_VOUT、VDD33_VOUT1、VDD33_VOUT2、AVDD33_AUD、AVDD_BRFなど、その他の出力のフィルターコンデンサーも各ピンの近くに配置します。各配線は入力電流に応じて幅を決め、短く太くして電源リップルを抑え、動作安定性を高めてください。
• PVDD、AVDD_BRF、AVDD33、AVDD33_AUDが同じ電源を共有する場合は、電源源から個別のスター配線で分岐し、上流の配線区間を共有しないでください。
• VBUSとVBATは他の配線と経路を共有しない独立したスター配線とし、充電経路とノイズの影響を受けやすい信号を並走させないでください。
• BUCKインダクターとフィルターコンデンサーはチップの各ピンの近くに配置します。BUCK_LXは短く太く配線し、BUCK_FBの配線幅は0.25 mmを超えるようにします。DC/DC出力コンデンサーのグラウンド端子は、複数のグラウンドビアでメイングラウンドプレーンに接続してください。インダクター直下の表層には銅箔を設けず、隣接層には連続したリファレンスプレーンを確保し、インダクター領域に他の信号を配線しないでください。
• コンデンサーのグラウンドは近傍のビアでメイングラウンドに接続してください。
• 3.3 V電源バリアントでは、主要なアナログ／RF／IO電源レールにスター配線を使用してください。

6.4. 水晶のレイアウト¶

• RF回路とメインICの下には連続したリファレンスグラウンドを確保し、グラウンドプレーンを分割したりスリットを設けたりしないでください。水晶領域については、原資料が連続したリファレンスグラウンドと水晶下の銅箔除去の両方を求めています。下記の警告を参照し、SiFliが実際の積層構成に応じた境界を確認するまで、この領域の銅箔配置を確定しないでください。
• 水晶はチップのクロックピンから1.5 mm以上、基板端から1 mm超、PA・充電回路・PMUなどの発熱部品から5 mm以上離してください。原資料はパッケージ周囲の表層に0.25 mm以上の銅箔クリアランスを設け、隣接層の禁止領域はリファレンスデザインに従うよう示していますが、この寸法とパッケージ直下の銅箔禁止領域との関係は明確ではありません。レイアウト確定前に、適用する境界をSiFliに確認してください。水晶直下に高速デジタル信号を配線せず、できれば一切の配線を避けてください。電力インダクターなどの磁性部品を水晶に近づけないでください。
• XI/XOは表層のみで配線し、層を変更しないでください。両側に近接したグラウンドビアを並べて立体的にシールドします。負荷コンデンサーは水晶の両側、配線の水晶側端部近くに配置し、コンデンサーのグラウンドパッドを水晶のグラウンドパッド近くに接続してください。電源ビアは水晶配線から離します。
• 48 MHz水晶は表層に配線し、配線長を3～10 mm、幅を0.1 mmとします。平行な48M_XIと48M_XOの間隔を0.15 mm以上確保し、立体的にグラウンドでシールドしてください。VBAT、DC/DC、高速信号から離し、水晶領域では表層と隣接層を空けておきます。
• 32.768 kHz水晶の配線は表層で長さ10 mm以下、幅0.1 mmとしてください。32K_XIと32K_XOの平行配線間隔について、配線モデルは0.15 mm以上、セルフチェック表は配線幅の2倍超（幅0.1 mmなら0.2 mm超）を求めています。SiFliが適用要件を確認するまで、最終的な間隔を決めないでください。立体的にグラウンドでシールドし、水晶領域では表層と隣接層を空けておいてください。

6.5. RFレイアウト¶

• RFマッチング回路はチップの近く、アンテナから離して配置してください。AVDD_BRFのフィルターコンデンサーはチップのピンのすぐ近くに置き、その接地端子をビアでメイングラウンドプレーンに直接接続します。
• RF配線はできるだけ短くし、ビアの数を実用上可能な限り抑えてください。
• RFは可能な限り表層に配線し、層変更を避けます。適用可能な場合は配線幅10 mil超を推奨します。立体的なグラウンドシールドを設け、鋭角と直角を避け、基板スタックアップに基づいてインピーダンスを50 Ωに制御してください。配線の両側にグラウンドビアを密に配置し、連続したビアフェンスを形成します。
• アンテナのクリアランスは、アンテナメーカーの要件と製品の工業デザイン上の制約に従って確保してください。
• マッチング部品のパッド幅と配線幅の差はインピーダンス不連続の原因になります。パッド寸法に合わせてその下のグラウンドプレーンを切り欠くと、インピーダンスの連続性を改善できる場合があります。
• IPEXアンテナコネクターを使う場合は、その直下のすべてのPCB層で銅箔を除去してください。PCBアンテナは実基板上でシミュレーションと調整を行います。CLCマッチング回路を確保し、できるだけアンテナの近くに配置してください。
• RF配線はLCD FPC、USB、SDIO、DC/DC、水晶、充電経路から離してください。

6.6. アナログとオーディオ¶

• AVDD33_AUD、MIC_BIAS、AUD_VREFのフィルターコンデンサーは各チップピンの近くに配置し、グラウンド端子をPCBのメイングラウンドに確実に接続してください。
• アナログ電源のデカップリングコンデンサーをチップの近くに配置してください。
• オーディオ差動配線の長さを合わせ、RCネットワークをチップの近くに配置してください。
• ADCP入力の周辺部品をチップピンの近くに配置し、配線を短くして立体的にグラウンドでシールドし、強い干渉源から離してください。
• DACP/DACN出力の周辺部品をチップピンの近くに配置します。各P/Nペアを差動配線し、できるだけ短くして寄生容量を10 pF未満に抑え、立体的にグラウンドでシールドして強い干渉源から離してください。
• GPADC配線は立体的にグラウンドでシールドし、バッテリー検出や温度検出など、干渉源となり得る回路から離してください。
• 大電流のリターン経路をオーディオ領域に通さないでください。

6.7. 高速インターフェース¶

• USB DP/DNは90 Ωの差動ペアとして配線し、最初にESD保護素子を通してください。
• MPIストレージ信号はまとめて配線し、総配線長を20 mm以下、グループ内の配線長差を3 mm以下としてください。クロック、データ、コマンド信号を立体的にグラウンドでシールドし、連続したリファレンスグラウンドを確保します。
• SDIO信号はまとめて配線し、総配線長を50 mm以下、グループ内の配線長差を6 mm以下としてください。クロック、コマンド、データ信号を立体的にグラウンドでシールドします。
• RGB/DPI、8080、EPDなどのパラレル表示バスは、連続したリファレンスグラウンド上に配線してください。
• USB PA35（USB_DP）とPA36（USB_DN）は、チップに接続する前にESD保護素子を通してください。90 Ωの差動配線と立体的なグラウンドシールドを適用し、ESD素子のグラウンド端子をメイングラウンドに確実に接続してください。
• EMI調整が必要になる可能性がある高速クロックには、直列抵抗用のフットプリントを確保してください。

6.8. EMI、ESD、EOS¶

• すべての外部インターフェースについてESD保護を確認してください。
• シールドケース外側の表層では、クロックや電源などのノイズ源を長距離配線しないでください。これらは内層に配線します。
• ESD保護素子は対応するコネクターピンのすぐ近くに配置します。信号は必ず保護素子を通してから後段回路へ接続し、保護素子の前で分岐させないでください。接地ピンはビアでメイングラウンドへ直接接続し、短く太く配線します。
• USB、充電器、バッテリーコネクター、キー、タッチ、ディスプレイ、心拍センサー、アンテナは優先度の高い保護対象です。
• USB充電ラインのテストポイントはTVSの前段に配置します。バッテリーコネクター用TVSはチップ回路の前段に配置し、信号がチップに到達する前にTVSを通るようにしてください。
• 充電器入力の保護では、OVP、EOS、ESDをまとめて考慮してください。

6.9. PCBレイアウト参考図¶

以下のSF32LB57xのパッケージ、フットプリント、積層構成、ファンアウト、配線、保護に関する図を、新規設計の主要なPCB参考資料として使用してください。

QFN80Lのランドパターン図は中央露出パッドを5.90 mm、パッケージ図は標準5.50 mm（5.40～5.60 mm）と記載しています。前者はPCBランド、後者はパッケージのパッド寸法であり、同一寸法として置き換えないでください。ライブラリー作成前にパッケージ版とSiFli推奨フットプリントを確認してください。QFN68L/QFN80Lのステンシル図は厚さ0.125 mm、露出パッドのペースト面積率60%を記載しています。開口寸法と面積率の整合性はステンシルメーカーに確認してください。

BGA112のステンシル図は厚さ0.075 mm、112個の0.18 mm角の開口、角R0.05 mmを指定しています。

最終更新: 2026-10-19