SF32LB57x 하드웨어 설계 가이드 — PCB 레이아웃 가이드라인¶

6. PCB 레이아웃 가이드라인¶

6.1. 스택업¶

SF32LB57x는 QFN68L(7 x 7 mm, 68핀, 0.35 mm 피치)과 QFN80L(8 x 8 mm, 80핀, 0.35 mm 피치) 패키지로 제공됩니다. QFN 설계에는 일반적으로 4층 PTH PCB를 사용할 수 있으며, 부품은 PCB의 한쪽 면 또는 양쪽 면에 배치할 수 있습니다(예: 커패시터를 뒷면에 배치). BGA112 패키지는 5.4 x 4.4 mm 크기에 0.4 mm 피치 볼 112개가 배열됩니다. BGA 설계에는 일반적으로 4층 이상이 필요하며, 팬아웃 난이도에 따라 1차 HDI 블라인드/베리드 비아를 사용할 수 있습니다. 부품은 이 경우에도 PCB의 한쪽 면 또는 양쪽 면에 배치할 수 있습니다.

좋은 스택업은 다음을 제공합니다.

• 핵심 부품과 짧은 라우팅을 위한 최상층 접근성.
• 빈틈없는 내부 그라운드 플레인.
• 낮은 임피던스의 전원 분배.
• 고속, RF, 크리스털, 오디오, 아날로그 트레이스를 위한 연속적인 레퍼런스 그라운드.

레퍼런스 스택업 도면은 다음 재료와 총 두께 범위를 지정합니다. 최종 스택업과 완성 두께 공차는 PCB 제조사와 확인하십시오.

네 가지 레퍼런스 스택업은 모두 L1/L4에 1 oz 구리(1.38 mil, 0.0350 mm)를 사용하고, L2/L3는 각 층의 양면에 0.60 mil(0.0152 mm) 구리를 사용합니다.

4층 QFN 설계에는 다음 층 배치를 권장합니다. 1층(최상층)은 전체 그라운드 구리 영역과 부품 배치 및 신호 라우팅에 사용합니다. 2층은 레퍼런스 그라운드의 무결성을 유지하도록 연속된 그라운드 플레인으로 구성하고 신호를 라우팅하지 않습니다. 3층은 전원 플레인으로 사용하며, 전원 도메인별로 분할하거나 신호를 함께 라우팅할 수 있습니다. 4층(최하층)은 전체 그라운드 구리 영역과 신호 라우팅에 사용합니다.

6.2. 핵심 PCB 제약 빠른 참조¶

PTH 및 HDI 설계 규칙 그림에는 제조 공정 값의 예도 나와 있습니다. 최소 및 권장 트레이스 폭은 PTH에서 0.10 mm, HDI에서 0.075 mm이며, 최대 폭은 두 공정 모두 2.54 mm입니다. 비아 예시에서 PTH는 드릴 0.25 mm, 패드 0.45 mm이고, HDI 마이크로비아는 드릴 0.10 mm, 패드 0.23 mm입니다(관통 비아 예시는 드릴 0.25 mm, 패드 0.45 mm). 이 값은 참고용이므로 릴리스 전에 제조사의 공정 능력과 실제 설계 규칙을 확인하십시오.

6.3. 전원 레이아웃¶

• 대전류 전원 경로는 짧고 넓게 유지하십시오.
• 충전 경로는 민감한 아날로그, RF, 크리스털 트레이스에서 멀리 떨어뜨리십시오.
• VCC, PVDD, VBUS, VBAT 필터 커패시터는 칩 핀 가까이에 배치하십시오. PCB 가이드 3.2.1절은 VCC / PVDD에 대해 0.4 mm 이상을 지정하지만, 자체 점검표 표 4-2-1-1의 47번 항목은 이와 충돌하는 12 mil 값을 제시합니다(제목은 PVDD, 점검 세부 내용은 VCC). SiFli가 적용 요구 사항을 확인하기 전에는 어느 레일의 트레이스 폭도 확정하지 마십시오. VDD_VOUT1, VDD_VOUT2, VDD_RET, VDD_RTC, VDD18_VOUT, VDD33_VOUT1, VDD33_VOUT2, AVDD33_AUD, AVDD_BRF 등 다른 출력의 필터 커패시터도 각 핀 가까이에 배치하십시오. 해당 트레이스는 입력 전류에 맞는 폭으로 설계하고, 짧고 넓게 유지하여 전원 리플을 줄이고 안정성을 높이십시오.
• PVDD, AVDD_BRF, AVDD33, AVDD33_AUD가 전원을 공유하는 경우, 전원 소스에서 각각 별도의 스타 분기로 라우팅하십시오. 상류 구간을 공유해서는 안 됩니다.
• VBUS와 VBAT는 경로를 공유하지 않는 독립적인 스타 분기로 라우팅하십시오. 민감한 신호 트레이스가 이 충전 경로와 나란히 지나가지 않게 하십시오.
• BUCK 인덕터와 필터 커패시터는 칩 핀 가까이에 배치하십시오. BUCK_LX는 짧고 넓게 유지하고, BUCK_FB 트레이스 폭은 0.25 mm보다 넓게 하십시오. DC/DC 출력 커패시터의 그라운드 단자는 여러 개의 그라운드 비아로 메인 그라운드 플레인에 연결하십시오. 인덕터 아래의 최상층에는 구리를 두지 말고, 인접 층에 빈틈없는 레퍼런스 플레인을 유지하며, 인덕터 영역으로 다른 신호를 지나가게 하지 마십시오.
• 커패시터 그라운드는 가까운 비아로 메인 그라운드에 연결하십시오.
• 3.3 V 전원 변형에서는 핵심 아날로그/RF/IO 레일에 스타 라우팅을 사용하십시오.

6.4. 크리스털 레이아웃¶

• RF 회로와 메인 칩 아래에는 빈틈없고 연속적인 레퍼런스 그라운드를 유지하고, 그라운드 플레인을 분할하거나 슬롯을 내지 마십시오. 크리스털 가이드도 크리스털 영역의 연속적인 레퍼런스 그라운드와 크리스털 아래의 구리 제거를 요구합니다. 아래 경고를 참조하고, SiFli가 스택업별 경계를 확인하기 전에는 이 구리 영역을 확정하지 마십시오.
• 크리스털은 칩 클럭 핀에서 1.5 mm 이상, 보드 가장자리에서 1 mm 넘게, PA, 충전, PMU 발열원에서 5 mm 이상 떨어뜨려 배치하여 온도에 의한 주파수 드리프트를 억제하십시오. 소스는 패키지 주위의 최상층 구리 클리어런스를 0.25 mm 이상으로 지정하고 인접 층의 금지 구역은 레퍼런스 디자인을 참조하라고 하지만, 이들이 패키지 아래 구리 금지 구역과 어떤 관계인지는 정의하지 않습니다. 레이아웃을 릴리스하기 전에 SiFli와 적용 경계를 확인하십시오. 크리스털 바로 아래로 고주파 디지털 신호를 라우팅하지 말고, 가능하면 영역 전체에 라우팅이 없도록 하십시오. 전원 인덕터 같은 자성 부품은 크리스털에서 멀리 떨어뜨리십시오.
• XI/XO는 최상층에서만, 층 변경 없이 라우팅하십시오. 트레이스는 짧고 대칭으로 유지하고, 양쪽을 따라 촘촘한 간격의 그라운드 비아로 3차원 그라운드 실드를 두십시오. 크리스털의 로드 커패시터는 트레이스의 크리스털 쪽 끝 가까이에 양쪽으로 배치하고, 각 커패시터의 그라운드 패드는 크리스털 그라운드 패드 가까이에 연결하십시오. 전원 비아는 크리스털 트레이스에서 멀리 떨어뜨리십시오.
• 48 MHz 크리스털은 길이 3~10 mm, 폭 0.1 mm의 최상층 트레이스를 사용하고, 나란한 48M_XI와 48M_XO 트레이스 사이의 간격은 0.15 mm 이상으로 하며 3차원 그라운드 실드를 적용하십시오. VBAT, DC/DC, 고속 신호에서 멀리 떨어뜨리고, 크리스털 영역은 최상층과 인접 층 모두 비워 두십시오.
• 32.768 kHz 크리스털은 길이 10 mm 이하, 폭 0.1 mm의 최상층 트레이스를 사용하십시오. 라우팅 모델은 나란한 32K_XI와 32K_XO 트레이스 사이의 간격을 0.15 mm 이상으로 지정하는 반면, 자체 점검표는 트레이스 폭의 2배 초과(폭 0.1 mm에서 >0.2 mm)를 요구합니다. SiFli가 어느 요구 사항이 적용되는지 확인하기 전에는 이 간격을 확정하지 마십시오. 3차원 그라운드 실드를 적용하고, 크리스털 영역은 최상층과 인접 층 모두 비워 두십시오.

6.5. RF 레이아웃¶

• RF 매칭 회로는 칩 가까이에, 안테나에서는 멀리 배치하십시오. AVDD_BRF 필터 커패시터는 해당 칩 핀 옆에 배치하고, 그 그라운드는 비아로 메인 그라운드 플레인에 직접 연결하십시오.
• RF 트레이스는 짧게 유지하고 비아는 가능한 한 적게 사용하십시오.
• RF는 층 변경 없이 최상층에서 라우팅하는 것이 좋습니다. 해당되는 경우 10 mil보다 넓은 트레이스 폭을 권장합니다. 3차원 그라운드 실드를 적용하고, 예각 및 직각 굽힘을 피하며, PCB 스택업에 맞춰 임피던스를 50 Ω으로 제어하고, 양쪽을 따라 촘촘한 간격의 그라운드 비아를 두어 연속적인 비아 펜스를 형성하십시오.
• 안테나 영역은 안테나 벤더의 요구 사항과 제품의 산업 디자인 제약에 맞게 비워 두십시오.
• 매칭 부품의 패드 폭과 트레이스 폭이 맞지 않으면 임피던스 불연속이 생길 수 있습니다. 부품 패드 크기에 맞춰 패드 아래 그라운드 플레인을 잘라내면 임피던스 연속성을 유지하는 데 도움이 됩니다.
• IPEX 안테나 커넥터를 사용하는 경우, 그 아래의 모든 PCB 층에서 구리를 제거하십시오. PCB 안테나는 실제 보드에서 시뮬레이션하고 튜닝하며, CLC 매칭 회로를 예비로 두고 가능한 한 안테나 가까이에 배치하십시오.
• RF는 LCD FPC, USB, SDIO, DC/DC, 크리스털, 충전기 경로에서 멀리 떨어뜨리십시오.

6.6. 아날로그 및 오디오¶

• AVDD33_AUD, MIC_BIAS, AUD_VREF의 필터 커패시터는 각 칩 핀 옆에 배치하고, 각 커패시터의 그라운드를 PCB 메인 그라운드에 확실하게 연결하십시오.
• 아날로그 전원 디커플링 커패시터는 칩 가까이에 배치하십시오.
• 차동 오디오 트레이스의 길이를 맞추고 RC 회로는 칩 가까이에 배치하십시오.
• ADCP 입력 부품은 칩 핀 가까이에 배치하십시오. 트레이스는 짧게 유지하고 그라운드로 실드하며 강한 간섭원에서 멀리 떨어뜨리십시오.
• DACP/DACN 출력 부품은 칩 핀 가까이에 배치하십시오. 각 P/N 쌍은 차동 쌍으로 라우팅하고 짧게 유지하며 기생 커패시턴스를 10 pF 미만으로 제한하십시오. 3차원 그라운드 실드를 적용하고 트레이스를 강한 간섭원에서 멀리 떨어뜨리십시오.
• GPADC 트레이스에는 3차원 그라운드 실드를 적용하고, 배터리 및 온도 감지 같은 간섭 가능성이 있는 회로에서 멀리 떨어뜨리십시오.
• 오디오 영역으로 대전류 리턴 경로가 지나가지 않게 하십시오.

6.7. 고속 인터페이스¶

• USB DP/DN은 90 Ω 차동 쌍으로 라우팅하되, ESD 보호 소자를 먼저 거치도록 하십시오.
• MPI 스토리지 신호는 촘촘한 그룹으로 라우팅하고, 총 길이는 20 mm 이하, 그룹 내 길이 차이는 3 mm 이하로 유지하십시오. 클럭, 데이터, 커맨드 신호에는 연속적인 레퍼런스 그라운드와 함께 3차원 그라운드 실드를 적용하십시오.
• SDIO는 길이 50 mm 이하의 조밀한 그룹으로 라우팅하고, 그룹 내 스큐는 6 mm 이하로 하십시오. 클럭, 커맨드, 데이터 신호에 3차원 그라운드 실드를 적용하십시오.
• RGB/DPI, 8080, EPD 및 기타 병렬 디스플레이 버스는 연속적인 레퍼런스 그라운드 위에 유지하십시오.
• USB PA35(USB_DP)와 PA36(USB_DN)은 칩에 도달하기 전에 ESD 보호 소자를 거치도록 라우팅하십시오. 3차원 그라운드 실드를 적용한 90 Ω 차동 라우팅을 사용하고, ESD 소자의 그라운드를 메인 그라운드에 확실하게 연결하십시오.
• EMI 튜닝이 필요할 수 있는 고속 클럭에는 직렬 저항을 예비로 두십시오.

6.8. EMI, ESD, EOS¶

• 모든 외부 인터페이스의 ESD 보호를 검토하십시오.
• 실드 캔 밖에서 클럭, 전원 및 기타 노이즈원을 표면층에서 길게 라우팅하는 것을 피하고, 대신 내층에서 라우팅하십시오.
• 각 ESD 보호 소자는 해당 커넥터 핀 옆에 배치하십시오. 신호는 하위 회로에 도달하기 전에 ESD 소자를 거쳐야 하며, 보호 소자 앞에서 분기해서는 안 됩니다. 소자의 그라운드 핀은 짧고 넓은 연결로 비아를 통해 메인 그라운드에 직접 연결하십시오.
• USB, 충전기, 배터리 커넥터, 키, 터치, 디스플레이, 심박 센서, 안테나는 우선순위가 높은 보호 지점입니다.
• USB 충전 라인 테스트 포인트는 TVS 소자보다 앞단에 배치하십시오. 배터리 커넥터 TVS는 칩 회로보다 앞단에 배치하여 신호가 칩에 도달하기 전에 TVS를 거치도록 하십시오.
• 충전기 입력 보호는 OVP, EOS, ESD를 함께 고려하는 것이 좋습니다.

6.9. PCB 참고 그림¶

다음 그림은 SF32LB57x의 패키지, 풋프린트, 스택업, 팬아웃, 라우팅 및 보호 설계를 보여 주는 주요 참고 자료입니다.

QFN80L 랜드 패턴 참고 자료에는 중앙 노출 패드가 5.90 mm로 표기되어 있지만, 패키지 도면의 공칭 치수는 5.50 mm(5.40~5.60 mm)입니다. 전자는 PCB 랜드, 후자는 패키지 패드 치수이므로 서로 바꿔 적용해서는 안 됩니다. 라이브러리를 작성하기 전에 정확한 패키지 리비전과 SiFli 권장 풋프린트를 확인하십시오. QFN68L/QFN80L 스텐실 참고 자료는 두께 0.125 mm의 스텐실과 노출 패드의 페이스트 도포율 60%를 지정합니다. 스텐실 공급업체에 이 도포율에 맞는 개구부 치수인지 확인하도록 요청하십시오.

BGA112 스텐실 참고 자료는 0.075 mm 스텐실을 사용하며, 0.18 mm 정사각형 개구부 112개와 R0.05 mm 모서리 반경을 적용합니다.

최종 업데이트: 2026-10-19