SF32LB57x Hardware-Design-Leitfaden — PCB-Layout-Richtlinien¶

6. PCB-Layout-Richtlinien¶

6.1. Lagenaufbau¶

Der SF32LB57x ist in den Gehäusen QFN68L (7 x 7 mm, 68 Pins, 0,35-mm-Raster) und QFN80L (8 x 8 mm, 80 Pins, 0,35-mm-Raster) erhältlich. Für QFN-Designs reicht in der Regel eine 4-lagige PTH-Leiterplatte aus. Bauteile können auf einer oder beiden Seiten platziert werden (zum Beispiel Kondensatoren auf der Leiterplattenrückseite). Das BGA112-Gehäuse misst 5,4 x 4,4 mm und hat 112 Lötkugeln (Balls) mit 0,4-mm-Raster. BGA-Designs benötigen üblicherweise mindestens 4 Lagen; je nach Schwierigkeit der Ausfächerung kann ein HDI-Aufbau erster Ordnung mit Blind- und Buried-Vias eingesetzt werden. Auch hier ist eine ein- oder beidseitige Bauteilplatzierung möglich.

Ein guter Lagenaufbau bietet:

• Platz für kritische Bauteile und kurze Leitungswege auf der obersten Lage.
• Eine durchgehende innere Massefläche.
• Niederohmige Stromverteilung.
• Durchgehende Referenzmasse für Hochgeschwindigkeits-, RF-, Quarz-, Audio- und Analogleitungen.

Die Referenz-Lagenaufbauten geben folgende Materialien und Gesamtdickenbereiche an. Den endgültigen Lagenaufbau und die Toleranz der fertigen Leiterplattendicke mit dem Leiterplattenhersteller abstimmen.

Alle vier Referenzaufbauten verwenden 1 oz Kupfer auf L1/L4 (1,38 mil; 0,0350 mm) sowie jeweils 0,60 mil (0,0152 mm) Kupfer auf beiden Seiten von L2/L3.

Für ein 4-lagiges QFN-Design wird folgende Lagenzuordnung empfohlen: Lage 1 (oben) mit durchgehender Massefläche, Bauteilplatzierung und Signalführung; Lage 2 als durchgehende Massefläche ohne Signale, damit die Referenzmasse intakt bleibt; Lage 3 als Versorgungsfläche, die nach Versorgungsdomänen aufgeteilt werden und zusätzlich Signale führen kann; Lage 4 (unten) mit durchgehender Massefläche und Signalführung.

6.2. Kurzreferenz kritischer PCB-Randbedingungen¶

Die PTH- und HDI-Designregelabbildungen zeigen auch beispielhafte Fertigungswerte: Die minimale und empfohlene Leiterbahnbreite beträgt 0,10 mm für PTH und 0,075 mm für HDI, die maximale Breite jeweils 2,54 mm. Die Via-Beispiele zeigen für PTH eine Bohrung von 0,25 mm mit einem Pad von 0,45 mm und für ein HDI-Microvia eine Bohrung von 0,10 mm mit einem Pad von 0,23 mm (das Durchkontaktierungsbeispiel beträgt 0,25 mm/0,45 mm). Diese Werte sind Referenzaufbauten; vor der Freigabe die Fertigungsmöglichkeiten und konkreten Regeln des Leiterplattenherstellers bestätigen.

6.3. Stromversorgungs-Layout¶

• Hochstrom-Versorgungspfade kurz und breit halten.
• Ladepfade von empfindlichen Analog-, RF- und Quarzleitungen fernhalten.
• Filterkondensatoren für VCC, PVDD, VBUS und VBAT nahe an den Chip-Pins platzieren. Abschnitt 3.2.1 des PCB-Leitfadens nennt für VCC / PVDD mindestens 0,4 mm, während Punkt 47 der Selbstprüftabelle 4-2-1-1 einen widersprüchlichen Wert von 12 mil angibt (Titel PVDD, Prüfdetail VCC); die Leiterbahnbreite keiner der beiden Versorgungen festlegen, bis SiFli die geltende Vorgabe bestätigt hat. Auch die Filterkondensatoren weiterer Ausgänge wie VDD_VOUT1, VDD_VOUT2, VDD_RET, VDD_RTC, VDD18_VOUT, VDD33_VOUT1, VDD33_VOUT2, AVDD33_AUD und AVDD_BRF nahe an den Pins platzieren. Die Leiterbahnbreite dieser Ausgänge nach dem Eingangsstrom dimensionieren und die Pfade kurz und breit halten, um Versorgungswelligkeit zu verringern und die Stabilität zu verbessern.
• Wenn PVDD, AVDD_BRF, AVDD33 oder AVDD33_AUD dieselbe Versorgung nutzen, die Zweige sternförmig und separat an der Quelle abzweigen; kein gemeinsames vorgelagertes Leiterbahnsegment verwenden.
• VBUS und VBAT als unabhängige Sternzweige ohne gemeinsam genutzte Pfade führen. Empfindliche Signale nicht parallel zu diesen Ladepfaden verlegen.
• BUCK-Induktivität und Filterkondensatoren nahe an den Chip-Pins platzieren. BUCK_LX kurz und breit führen; die Leiterbahn zu BUCK_FB breiter als 0,25 mm auslegen. Die Masseanschlüsse der DC/DC-Ausgangskondensatoren mit mehreren Masse-Durchkontaktierungen an die Hauptmassefläche anbinden. Unter der Induktivität auf der obersten Lage kein Kupfer vorsehen, auf der angrenzenden Lage eine durchgehende Referenzfläche erhalten und keine anderen Signale durch den Induktivitätsbereich führen.
• Kondensatormassen über nahegelegene Durchkontaktierungen an die Hauptmasse anbinden.
• Für zentrale Analog-/RF-/I/O-Versorgungsschienen bei 3,3-V-Varianten eine sternförmige Leitungsführung verwenden.

6.4. Quarz-Layout¶

• Unter der RF-Schaltung und dem Hauptchip eine durchgehende Referenzmasse erhalten; die Massefläche nicht aufteilen oder durch Schlitze unterbrechen. Für den Quarzbereich fordert die Quelle zugleich eine durchgehende Referenzmasse und kupferfreie Bereiche unter dem Quarz. Siehe den folgenden Warnhinweis; die Kupfergeometrie dort erst festlegen, wenn SiFli die für den jeweiligen Lagenaufbau geltenden Grenzen bestätigt hat.
• Quarze mindestens 1,5 mm vom Chip-Taktpin, mehr als 1 mm vom Leiterplattenrand und mindestens 5 mm von Wärmequellen wie PA, Ladung und PMU entfernt platzieren, um temperaturbedingte Frequenzdrift zu begrenzen. Die Quelle nennt mindestens 0,25 mm Kupferabstand auf der Top-Lage um das Gehäuse und verweist für angrenzende Lagen auf das Referenzdesign, erklärt aber nicht das Verhältnis zur kupferfreien Zone unter dem Gehäuse. Die geltenden Grenzen vor Layoutfreigabe mit SiFli bestätigen. Keine hochfrequenten Digitalsignale direkt unter dem Quarz führen; möglichst sämtliche Leitungen dort vermeiden. Magnetische Bauteile wie Leistungsinduktivitäten vom Quarz fernhalten.
• XI/XO ausschließlich auf der obersten Lage und ohne Lagenwechsel führen. Die Leitungen kurz und symmetrisch halten und beidseitig mit dicht angeordneten Masse-Durchkontaktierungen dreidimensional abschirmen. Lastkondensatoren auf beiden Seiten des Quarzes nahe den quarzseitigen Leitungsenden platzieren und ihre Massepads nahe am Quarz-Massepad anbinden. Stromversorgungs-Durchkontaktierungen von den Quarzleitungen fernhalten.
• Für den 48-MHz-Quarz Leiterbahnen auf der obersten Lage mit 3 bis 10 mm Länge und 0,1 mm Breite verwenden. Zwischen den parallelen Leitungen 48M_XI und 48M_XO mindestens 0,15 mm Abstand einhalten und dreidimensional mit Masse abschirmen. Abstand zu VBAT, DC/DC und Hochgeschwindigkeitssignalen halten; den Quarzbereich auf der obersten und den angrenzenden Lagen freihalten.
• Für den 32,768-kHz-Quarz Leiterbahnen auf der obersten Lage mit höchstens 10 mm Länge und 0,1 mm Breite verwenden. Das Routingmodell nennt mindestens 0,15 mm Abstand zwischen parallelen 32K_XI- und 32K_XO-Leitungen; die Selbstprüftabelle verlangt mehr als die doppelte Leiterbahnbreite (>0,2 mm bei 0,1 mm Breite). Den endgültigen Abstand erst festlegen, wenn SiFli die geltende Vorgabe bestätigt hat. Dreidimensional mit Masse abschirmen und den Quarzbereich auf der obersten und den angrenzenden Lagen freihalten.

6.5. RF-Layout¶

• Das RF-Anpassnetzwerk nahe am Chip und entfernt von der Antenne platzieren. Den AVDD_BRF-Filterkondensator direkt neben dem Chip-Pin platzieren und seine Masse über eine Durchkontaktierung direkt mit der Hauptmassefläche verbinden.
• RF-Leiterbahnen kurz halten und so wenige Durchkontaktierungen wie praktikabel verwenden.
• RF möglichst auf der obersten Lage und ohne Lagenwechsel führen. Sofern anwendbar, wird eine Leiterbahnbreite über 10 mil empfohlen. Eine dreidimensionale Masseabschirmung vorsehen, scharfe und rechte Winkel vermeiden, die Impedanz passend zum Leiterplattenaufbau auf 50 Ω auslegen und beidseitig dicht angeordnete Masse-Durchkontaktierungen als durchgehenden Via-Zaun platzieren.
• Den Antennenbereich gemäß den Anforderungen des Antennenherstellers und den Vorgaben des Produktdesigns freihalten.
• Ein Unterschied zwischen der Padbreite eines Anpassbauteils und der Leiterbahnbreite kann eine Impedanzdiskontinuität verursachen. Ein an die Padabmessungen angepasster Kupfer-Ausschnitt in der darunterliegenden Referenzmasse kann die Impedanzkontinuität verbessern.
• Bei einem IPEX-Antennenstecker das Kupfer auf allen Leiterplattenlagen unter dem Stecker entfernen. PCB-Antennen auf der tatsächlichen Leiterplatte simulieren und abstimmen; ein CLC-Anpassnetzwerk vorsehen und möglichst nahe an der Antenne platzieren.
• RF von LCD-FPC, USB, SDIO, DC/DC, Quarzen und Ladepfaden fernhalten.

6.6. Analog und Audio¶

• Filterkondensatoren für AVDD33_AUD, MIC_BIAS und AUD_VREF direkt an den Chip-Pins platzieren und ihre Masseanschlüsse zuverlässig mit der PCB-Hauptmasse verbinden.
• Analoge Versorgungsentkopplung nahe am Chip platzieren.
• Audio-Differenzleitungen längenangepasst routen und RC-Netzwerke nahe am Chip platzieren.
• Peripheriebauteile am ADCP-Eingang nahe an den Chip-Pins platzieren. Die Leiterbahnen kurz halten, dreidimensional mit Masse abschirmen und von starken Störquellen fernhalten.
• Peripheriebauteile an den DACP/DACN-Ausgängen nahe an den Chip-Pins platzieren. Jedes P/N-Paar als Differenzpaar möglichst kurz führen und die parasitäre Kapazität auf unter 10 pF begrenzen. Dreidimensionale Masseabschirmung vorsehen und starke Störquellen meiden.
• GPADC-Leiterbahnen mit Masse abschirmen und von potenziell störenden Schaltungen wie Akku- und Temperaturmessungen fernhalten.
• Hochstrom-Rückstrompfade nicht durch den Audiobereich führen.

6.7. Hochgeschwindigkeitsschnittstellen¶

• USB DP/DN als 90-Ω-Differenzpaar führen und zuerst durch den ESD-Schutz leiten.
• MPI-Speichersignale eng gruppiert führen: Gesamtlänge ≤20 mm und Längenunterschied innerhalb der Gruppe ≤3 mm. Takt-, Daten- und Befehlssignale dreidimensional mit Masse abschirmen und eine durchgehende Referenzmasse erhalten.
• SDIO-Signale kompakt gruppieren: Gesamtlänge ≤50 mm und Längenunterschied innerhalb der Gruppe ≤6 mm. Takt-, Befehls- und Datensignale dreidimensional mit Masse abschirmen.
• RGB/DPI-, 8080-, EPD- und andere parallele Display-Busse über einer durchgehenden Referenzmasse führen.
• USB PA35 (USB_DP) und PA36 (USB_DN) vor dem Chip durch ESD-Schutz führen. Eine differenzielle Leitungsführung mit 90 Ω Impedanz und dreidimensionaler Masseabschirmung verwenden; den Masseanschluss des ESD-Bauteils zuverlässig mit der Hauptmasse verbinden.
• Serienwiderstände auf Hochgeschwindigkeitstakten reservieren, falls EMI-Abstimmung nötig sein könnte.

6.8. EMI, ESD und EOS¶

• ESD-Schutz für jede externe Schnittstelle prüfen.
• Außerhalb des Abschirmblechs keine langen Leitungswege für störende Signale wie Takt und Versorgung auf der Außenlage vorsehen; diese Signale auf Innenlagen führen.
• ESD-Schutzbauteile direkt neben den zugehörigen Steckerpins platzieren. Das Signal muss zuerst durch das ESD-Schutzbauteil laufen, bevor es nachfolgende Schaltungen erreicht; vor dem Bauteil darf es keine Abzweigung geben. Den Masseanschluss über Durchkontaktierungen direkt mit der Hauptmasse verbinden und kurz sowie breit ausführen.
• USB, Ladeanschluss, Akkustecker, Tasten, Touch, Display und Herzfrequenzsensor sowie Antenne sind vorrangige Schutzpunkte.
• Den Testpunkt der USB-Ladeleitung vor dem TVS-Bauteil platzieren. Das TVS-Bauteil des Akkuanschlusses vor der Chip-Schaltung platzieren, sodass das Signal vor dem Chip zuerst durch das TVS läuft.
• Beim Ladeeingangsschutz OVP, EOS und ESD gemeinsam betrachten.

6.9. PCB-Referenzabbildungen¶

Die folgenden SF32LB57x-Abbildungen zeigen Gehäuseabmessungen, PCB-Footprints, Lagenaufbauten, Fanout, Leiterbahnführung und Schutzbeschaltungen. Sie dienen als zentrale PCB-Referenzen für neue Designs.

Die QFN80L-Land-Pattern-Referenz nennt für das zentrale freiliegende Pad 5,90 mm, die Gehäusezeichnung dagegen nominal 5,50 mm (5,40–5,60 mm). Sie beschreiben das PCB-Land bzw. das Gehäusepad; die Maße nicht als austauschbar behandeln. Vor der Bibliothekserstellung die genaue Gehäuserevision und den von SiFli empfohlenen Footprint prüfen. Die QFN68L/QFN80L-Schablonenreferenzen verwenden 0,125 mm Schablonendicke und eine angegebene Pastenabdeckung von 60 % auf dem freiliegenden Pad; die Übereinstimmung von Öffnungsmaßen und Abdeckung durch den Schablonenhersteller prüfen lassen.

Die BGA112-Schablonenreferenz verwendet 0,075 mm Dicke und 112 quadratische Öffnungen von 0,18 mm mit Eckradius R0,05 mm.

Zuletzt aktualisiert: 2026-10-21