Guía de diseño de hardware SF32LB57x — Directrices de diseño de PCB¶

6. Directrices de diseño de PCB¶

6.1. Apilado de capas¶

SF32LB57x está disponible en encapsulados QFN68L (7 × 7 mm, 68 pines, paso de 0,35 mm) y QFN80L (8 × 8 mm, 80 pines, paso de 0,35 mm). Los diseños QFN normalmente pueden usar una PCB PTH de 4 capas y admiten componentes en una o ambas caras; algunos componentes, como los condensadores, pueden colocarse en la cara posterior de la PCB. El encapsulado BGA112 mide 5,4 × 4,4 mm, tiene 112 bolas y un paso de 0,4 mm. Los diseños BGA suelen requerir al menos 4 capas y, según la complejidad de la salida de pistas desde el encapsulado, pueden usar HDI de primer orden con vías ciegas/enterradas; también admiten componentes en una o ambas caras.

Un buen apilado de capas proporciona:

• Acceso en la capa superior a los componentes críticos y recorridos cortos.
• Un plano de tierra interno continuo.
• Distribución de alimentación de baja impedancia.
• Una referencia de tierra continua para las señales de alta velocidad, RF, cristal, audio y analógicas.

Las figuras de apilado de referencia especifican los siguientes materiales y rangos de espesor total. Confirme con el fabricante de PCB el apilado final y la tolerancia del espesor terminado.

Los cuatro apilados de referencia usan cobre de 1 oz en L1/L4 (1,38 mil; 0,0350 mm) y cobre de 0,60 mil (0,0152 mm) en cada cara de L2/L3.

Para un diseño QFN de 4 capas, se recomienda esta asignación: capa 1 (superior), vertido de cobre conectado a tierra, colocación de componentes y trazado de señales; capa 2, plano de tierra sólido sin señales para mantener la continuidad de referencia; capa 3, plano de alimentación, que puede dividirse por dominios y también alojar señales; capa 4 (inferior), vertido de cobre conectado a tierra con trazado de señales.

6.2. Resumen de restricciones críticas de PCB¶

Las figuras de reglas PTH y HDI también muestran valores de fabricación de referencia: ancho de pista mínimo y recomendado de 0,10 mm para PTH y 0,075 mm para HDI, con un máximo de 2,54 mm en ambos casos. Los ejemplos de vías muestran un taladro de 0,25 mm con pad de 0,45 mm para PTH y un taladro de 0,10 mm con pad de 0,23 mm para microvías HDI (el ejemplo de vía pasante es de 0,25 mm/0,45 mm). Son construcciones de referencia; confirme la capacidad y las reglas reales del fabricante antes de liberar la placa.

6.3. Trazado de alimentación¶

• Mantenga cortas y anchas las rutas de alimentación de alta corriente.
• Aleje las rutas de carga de las señales analógicas, RF y de cristal sensibles.
• Coloque los condensadores de filtrado de VCC, PVDD, VBUS y VBAT cerca de los pines del chip. La guía PCB, apartado 3.2.1, especifica al menos 0,4 mm para VCC / PVDD, mientras que la tabla de autocomprobación 4-2-1-1, elemento 47, da un valor conflictivo de 12 mil (título PVDD, detalle de comprobación VCC); no fije el ancho de pista de ninguna de las dos líneas hasta que SiFli confirme el requisito aplicable. Coloque también cerca de sus pines los condensadores de filtrado de otras salidas, como VDD_VOUT1, VDD_VOUT2, VDD_RET, VDD_RTC, VDD18_VOUT, VDD33_VOUT1, VDD33_VOUT2, AVDD33_AUD y AVDD_BRF. Dimensione esas pistas según la corriente de entrada y manténgalas cortas y anchas para reducir el rizado de la alimentación y mejorar la estabilidad.
• Si PVDD, AVDD_BRF, AVDD33 o AVDD33_AUD comparten una alimentación, trace ramas en estrella independientes desde la fuente; no comparta un tramo de alimentación previo a las ramas.
• Trace VBUS y VBAT como ramas en estrella independientes, sin compartir recorridos con otras líneas. Evite que las señales sensibles discurran en paralelo con estas rutas de carga.
• Coloque el inductor BUCK y sus condensadores de filtrado cerca de los pines del chip. Mantenga BUCK_LX corto y ancho, y use un ancho superior a 0,25 mm para BUCK_FB. Conecte los terminales de tierra de los condensadores de salida DC/DC al plano de tierra principal con varias vías. No vierta cobre en la capa superior bajo el inductor, conserve un plano de referencia continuo en la capa adyacente y no trace otras señales por la zona del inductor.
• Conecte las tierras de los condensadores a la tierra principal con vías cercanas.
• En las variantes alimentadas a 3,3 V, use trazado en estrella para las líneas analógicas, RF e IO principales.

6.4. Trazado del cristal¶

• Mantenga una referencia de tierra sólida y continua bajo el circuito RF y el chip principal; no divida ni ranure el plano de tierra. Para la zona del cristal, la fuente también exige una referencia de tierra continua y retirar cobre bajo el cristal. Consulte la advertencia siguiente y no cierre la geometría de cobre de esta zona hasta que SiFli confirme los límites para el apilado elegido.
• Coloque los cristales a no menos de 1,5 mm del pin de reloj del chip, a más de 1 mm del borde y a no menos de 5 mm de fuentes de calor como PA, carga y PMU, para limitar la deriva de frecuencia por temperatura. La fuente indica al menos 0,25 mm de separación del cobre TOP alrededor del encapsulado y remite al diseño de referencia para las capas adyacentes, pero no explica cómo se relaciona esa medida con la zona sin cobre bajo el encapsulado. Confirme los límites aplicables con SiFli antes de liberar el diseño. No trace señales digitales de alta frecuencia directamente bajo el cristal; evite cualquier trazado en esa zona si es posible. Aleje de los cristales los componentes magnéticos, como los inductores de potencia.
• Trace XI/XO solo en la capa superior, sin cambios de capa. Mantenga las pistas cortas y simétricas y apantállelas en tres dimensiones con vías de tierra próximas a ambos lados. Coloque los condensadores de carga a cada lado del cristal, cerca de los extremos de las pistas junto al cristal, y conecte cada pad de tierra cerca del pad de tierra del cristal. Aleje las vías de alimentación de las pistas del cristal.
• Para el cristal de 48 MHz, use pistas en la capa superior de 3 a 10 mm de longitud y 0,1 mm de ancho. Mantenga al menos 0,15 mm entre las pistas paralelas 48M_XI y 48M_XO y aplique apantallamiento tridimensional de tierra. Aléjelas de VBAT, DC/DC y las señales de alta velocidad, y despeje la zona del cristal en la capa superior y las adyacentes.
• Para el cristal de 32,768 kHz, use pistas en la capa superior de hasta 10 mm de longitud y 0,1 mm de ancho. El modelo de trazado especifica al menos 0,15 mm entre 32K_XI y 32K_XO en paralelo, mientras que la lista de autocomprobación exige más del doble del ancho de pista (>0,2 mm para 0,1 mm de ancho). No fije la separación final hasta que SiFli confirme qué requisito aplicar. Añada apantallamiento tridimensional de tierra y despeje la zona del cristal en la capa superior y las capas adyacentes.

6.5. Diseño RF¶

• Coloque la red de adaptación RF cerca del chip y alejada de la antena. Sitúe el condensador de filtrado AVDD_BRF junto a su pin en el chip y conecte su terminal de tierra directamente al plano de tierra principal mediante una vía.
• Mantenga cortas las pistas RF y reduzca las vías al mínimo práctico.
• Priorice el trazado RF en la capa superior y evite los cambios de capa. Cuando corresponda, se recomienda un ancho de pista superior a 10 mil. Proporcione apantallamiento tridimensional de tierra, evite los ángulos agudos y rectos, controle la impedancia a 50 Ω según el apilado de la PCB y coloque vías de tierra densas a ambos lados para formar una barrera continua.
• Mantenga despejada la zona de antena según los requisitos del proveedor y las restricciones de diseño industrial del producto.
• La diferencia entre el ancho del pad de un componente de adaptación y el de la pista puede causar una discontinuidad de impedancia. Una zona de exclusión en el plano de referencia bajo los pads, ajustada a sus dimensiones, puede ayudar a mantener la continuidad de impedancia.
• Si usa un conector de antena IPEX, elimine el cobre de todas las capas de la PCB que queden debajo. Simule y ajuste las antenas PCB en la placa real; reserve una red de adaptación CLC y colóquela lo más cerca posible de la antena.
• Aleje RF de LCD FPC, USB, SDIO, DC/DC, cristales y rutas de carga.

6.6. Señales analógicas y audio¶

• Coloque los condensadores de filtrado de AVDD33_AUD, MIC_BIAS y AUD_VREF junto a sus pines del chip, y conecte de forma fiable cada tierra al plano principal de la PCB.
• Coloque cerca del chip los condensadores de desacoplo de la alimentación analógica.
• Mantenga emparejadas en longitud las pistas diferenciales de audio y coloque las redes RC cerca del chip.
• Coloque los componentes periféricos de la entrada ADCP cerca de los pines del chip. Mantenga cortas las pistas, apantállelas con tierra y aléjelas de fuentes de interferencia intensa.
• Coloque los componentes periféricos de la salida DACP/DACN cerca de los pines del chip. Trace cada par P/N como diferencial, manténgalo corto y limite la capacitancia parásita a menos de 10 pF. Apantalle las pistas en tres dimensiones y aléjelas de fuentes de interferencia intensa.
• Apantalle en tres dimensiones las pistas GPADC y aléjelas de circuitos que puedan interferir, como los de detección de batería y temperatura.
• Evite que las rutas de retorno de alta corriente atraviesen la zona de audio.

6.7. Interfaces de alta velocidad¶

• Trace USB DP/DN como un par diferencial de 90 Ω y haga que pase primero por la protección ESD.
• Agrupe de forma compacta las señales de almacenamiento MPI con longitud total ≤ 20 mm y diferencia de longitud dentro del grupo ≤ 3 mm. Apantalle en tres dimensiones reloj, datos y comandos con tierra y mantenga continua la referencia de tierra.
• Agrupe de forma compacta las señales SDIO con longitud total ≤ 50 mm y diferencia de longitud dentro del grupo ≤ 6 mm. Apantalle en tres dimensiones reloj, comandos y datos con tierra.
• Disponga los buses paralelos de pantalla, como RGB/DPI, 8080 y EPD, sobre un plano de referencia de tierra continuo.
• Conecte USB PA35 (USB_DP) y PA36 (USB_DN) al chip después de pasar por la protección ESD. Use trazado diferencial de 90 Ω con apantallamiento tridimensional de tierra y conecte de forma fiable la tierra del dispositivo ESD a la tierra principal.
• Reserve resistencias en serie para los relojes de alta velocidad si puede ser necesario ajustar las emisiones EMI.

6.8. EMI, ESD y EOS¶

• Revise la protección ESD de todas las interfaces externas.
• Evite trazados largos en la capa externa para relojes, alimentación y otras señales ruidosas fuera de la cubierta metálica de apantallamiento; llévelas por capas internas.
• Coloque cada dispositivo de protección ESD junto al pin correspondiente del conector. La señal debe pasar por el dispositivo antes de llegar al circuito posterior, sin derivaciones antes de la protección. Conecte su pin de tierra directamente a la tierra principal mediante vías, con una conexión corta y ancha.
• USB, cargador, conector de batería, teclas, táctil, pantalla, sensor de frecuencia cardiaca y antena son puntos prioritarios de protección.
• Coloque el punto de prueba de la línea de carga USB antes del TVS. Sitúe el TVS del conector de batería antes del circuito del chip, de modo que la señal pase por el TVS antes de llegar al chip.
• La protección de la entrada del cargador debe considerar conjuntamente OVP, EOS y ESD.

6.9. Figuras de referencia de PCB¶

Las siguientes figuras del SF32LB57x muestran encapsulados, huellas de PCB, apilados, salida de pistas desde el encapsulado, trazado y protección, y sirven como referencias visuales principales para nuevos diseños.

La figura de pads QFN80L indica 5,90 mm para el pad central expuesto; el plano del encapsulado indica 5,50 mm nominales (5,40–5,60 mm). Describen el pad PCB y el pad del encapsulado, respectivamente; no los intercambie como si fueran la misma dimensión. Verifique la revisión del encapsulado y la huella recomendada por SiFli antes de crear la biblioteca. Las figuras de esténcil QFN68L/QFN80L usan un espesor de 0,125 mm y una cobertura de pasta declarada del 60 % en el pad expuesto; pida al fabricante del esténcil que compruebe las dimensiones de las aberturas frente a esa cobertura.

La figura de esténcil BGA112 usa un espesor de 0,075 mm, 112 aberturas cuadradas de 0,18 mm y radios de esquina R0,05 mm.

Última actualización: 2026-10-21