Guia de projeto de hardware do SF32LB57x — diretrizes de layout de PCB¶

6. Diretrizes de layout de PCB¶

6.1. Empilhamento de camadas¶

O SF32LB57x está disponível nos encapsulamentos QFN68L (7 x 7 mm, 68 pinos, passo de 0,35 mm) e QFN80L (8 x 8 mm, 80 pinos, passo de 0,35 mm). Em geral, projetos QFN podem usar uma PCB PTH de 4 camadas e permitem componentes em uma ou nas duas faces; alguns componentes, como capacitores, podem ser montados na face inferior da PCB. O encapsulamento BGA112 mede 5,4 x 4,4 mm, tem 112 esferas e passo de 0,4 mm. Projetos BGA normalmente exigem pelo menos 4 camadas e, conforme a dificuldade de fanout, podem usar HDI de primeira ordem com vias cegas/enterradas. Os componentes também podem ser montados em uma ou nas duas faces.

Um bom empilhamento oferece:

• Acesso pela camada superior aos componentes críticos e trajetos curtos.
• Um plano interno de terra sólido.
• Distribuição de alimentação com baixa impedância.
• Referência de terra contínua para sinais de alta velocidade, RF, cristal, áudio e sinais analógicos.

Os desenhos de empilhamento de referência especificam os materiais e as faixas de espessura total abaixo. Confirme com o fabricante da PCB o empilhamento final e a tolerância de espessura acabada.

Os quatro empilhamentos de referência usam cobre de 1 oz nas camadas L1/L4 (1,38 mil; 0,0350 mm) e cobre de 0,60 mil (0,0152 mm) em cada face das camadas L2/L3.

Em uma PCB QFN de 4 camadas, recomenda-se esta distribuição: Camada 1 (superior) — preenchimento de terra, posicionamento dos componentes e roteamento de sinais; Camada 2 — plano de terra sólido, sem sinais, para preservar a integridade da referência; Camada 3 — plano de alimentação, que pode ser dividido por domínio e também receber sinais; Camada 4 (inferior) — preenchimento de terra e roteamento de sinais.

6.2. Referência rápida das restrições críticas de PCB¶

As figuras de regras PTH e HDI também apresentam valores de fabricação de referência: largura mínima e recomendada de trilha de 0,10 mm para PTH e 0,075 mm para HDI, com máximo de 2,54 mm em ambos. Os exemplos de vias mostram furo de 0,25 mm com pad de 0,45 mm para PTH e furo de 0,10 mm com pad de 0,23 mm para microvia HDI (o exemplo de via passante é 0,25 mm/0,45 mm). São construções de referência; confirme a capacidade e as regras reais do fabricante antes de liberar a placa.

6.3. Layout da alimentação¶

• Mantenha curtos e largos os caminhos de alimentação que conduzem correntes elevadas.
• Mantenha os caminhos de carga afastados das trilhas analógicas sensíveis, de RF e dos cristais.
• Posicione os capacitores de filtro de VCC, PVDD, VBUS e VBAT perto dos pinos do chip. A seção 3.2.1 do guia PCB indica largura mínima de 0,4 mm para VCC / PVDD, mas o item 47 da tabela de autoverificação 4-2-1-1 traz um valor conflitante de 12 mil (título PVDD, detalhe da verificação VCC); não defina a largura da trilha de nenhuma das linhas de alimentação até que a SiFli confirme o requisito aplicável. Posicione também perto dos pinos os capacitores de filtro das outras saídas, incluindo VDD_VOUT1, VDD_VOUT2, VDD_RET, VDD_RTC, VDD18_VOUT, VDD33_VOUT1, VDD33_VOUT2, AVDD33_AUD e AVDD_BRF. Dimensione essas trilhas conforme a corrente de entrada e mantenha-as curtas e largas para reduzir a ondulação da alimentação e melhorar a estabilidade.
• Se PVDD, AVDD_BRF, AVDD33 ou AVDD33_AUD compartilharem uma fonte, use ramificações em estrela independentes a partir da origem; não compartilhe um trecho de alimentação a montante.
• Roteie VBUS e VBAT como ramificações em estrela independentes, sem trechos compartilhados. Evite que sinais sensíveis corram em paralelo com esses caminhos de carga.
• Posicione o indutor BUCK e os capacitores de filtro perto dos pinos do chip. Mantenha BUCK_LX curto e largo e use largura superior a 0,25 mm para BUCK_FB. Conecte os terminais de terra dos capacitores de saída DC/DC ao plano principal com várias vias de terra. Não aplique cobre na camada superior sob o indutor, mantenha um plano de referência contínuo na camada adjacente e não passe outros sinais pela área do indutor.
• Conecte o terra dos capacitores ao terra principal por vias próximas.
• Nas variantes alimentadas a 3,3 V, use roteamento em estrela para as linhas de alimentação analógicas, de RF e de IO mais importantes.

6.4. Layout dos cristais¶

• Mantenha uma referência de terra sólida e contínua sob o circuito de RF e o chip principal; não divida nem abra fendas no plano de terra. Para a área do cristal, a fonte também exige uma referência de terra contínua e a remoção de cobre sob o cristal. Consulte o aviso abaixo e não finalize a geometria de cobre dessa área antes de a SiFli confirmar os limites para o empilhamento escolhido.
• Posicione os cristais a pelo menos 1,5 mm do pino de clock do chip, a mais de 1 mm da borda e a pelo menos 5 mm de fontes de calor como PA, carregamento e PMU, para limitar a deriva de frequência causada pela temperatura. A fonte indica pelo menos 0,25 mm de afastamento do cobre da camada superior ao redor do encapsulamento e remete ao projeto de referência para as camadas adjacentes, mas não explica como essa medida se relaciona à área sem cobre sob o encapsulamento. Confirme os limites aplicáveis com a SiFli antes de liberar o layout. Não roteie sinais digitais de alta frequência diretamente sob o cristal; se possível, evite qualquer trilha nessa área. Afaste dos cristais componentes magnéticos, como indutores de potência.
• Roteie XI/XO somente na camada superior, sem mudanças de camada. Mantenha as trilhas curtas e simétricas e faça blindagem tridimensional com vias de terra próximas dos dois lados. Posicione os capacitores de carga em ambos os lados do cristal, perto das extremidades das trilhas junto ao cristal, e conecte cada pad de terra perto do pad de terra do cristal. Mantenha vias de alimentação afastadas das trilhas do cristal.
• Para o cristal de 48 MHz, use trilhas na camada superior com 3 a 10 mm de comprimento e 0,1 mm de largura. Mantenha pelo menos 0,15 mm entre as trilhas paralelas 48M_XI e 48M_XO e faça blindagem tridimensional de terra. Afaste-as de VBAT, DC/DC e sinais de alta velocidade; deixe livres a camada superior e as camadas adjacentes na área do cristal.
• Para o cristal de 32,768 kHz, use trilhas na camada superior com até 10 mm de comprimento e 0,1 mm de largura. O modelo de roteamento especifica pelo menos 0,15 mm entre 32K_XI e 32K_XO em paralelo, enquanto a lista de autoverificação exige mais que o dobro da largura da trilha (>0,2 mm para 0,1 mm de largura). Não fixe a separação final até que a SiFli confirme qual requisito aplicar. Aplique blindagem tridimensional de terra e deixe livres a camada superior e as camadas adjacentes na área do cristal.

6.5. Layout de RF¶

• Posicione a rede de casamento RF perto do chip e afastada da antena. Coloque o capacitor de filtro AVDD_BRF junto ao pino do chip e conecte seu terra diretamente ao plano principal por uma via.
• Mantenha as trilhas RF curtas e use o menor número de vias que seja prático.
• Priorize o roteamento RF na camada superior e evite mudanças de camada. Quando aplicável, recomenda-se uma largura de trilha superior a 10 mil. Preveja blindagem tridimensional de terra, evite ângulos agudos e retos, controle a impedância em 50 Ω conforme o empilhamento da PCB e distribua vias de terra densamente nos dois lados para formar uma cerca contínua.
• Mantenha a área da antena livre conforme os requisitos do fabricante e as restrições de design industrial do produto.
• Diferenças entre a largura do pad de um componente de casamento e a largura da trilha podem causar descontinuidade de impedância. Uma abertura no plano de referência sob os pads, dimensionada conforme os próprios pads, pode ajudar a manter a continuidade.
• Se usar um conector de antena IPEX, remova o cobre de todas as camadas da PCB sob o conector. Simule as antenas de PCB e ajuste-as na placa real; reserve uma rede de casamento CLC e posicione-a o mais perto possível da antena.
• Afaste RF do FPC do LCD, de USB, SDIO, DC/DC, cristais e caminhos de carregamento.

6.6. Sinais analógicos e áudio¶

• Posicione os capacitores de filtro de AVDD33_AUD, MIC_BIAS e AUD_VREF junto aos respectivos pinos do chip e conecte cada terra de forma confiável ao terra principal da PCB.
• Posicione a desacoplagem das alimentações analógicas perto do chip.
• Compatibilize os comprimentos das trilhas diferenciais de áudio e posicione as redes RC perto do chip.
• Posicione os componentes periféricos da entrada ADCP perto dos pinos do chip. Mantenha as trilhas curtas, faça blindagem de terra tridimensional e afaste-as de fontes fortes de interferência.
• Posicione os componentes periféricos das saídas DACP/DACN perto dos pinos do chip. Roteie cada par P/N como diferencial, mantenha-o curto e limite a capacitância parasita a menos de 10 pF. Faça blindagem tridimensional de terra e afaste as trilhas de fontes fortes de interferência.
• Faça blindagem tridimensional de terra nas trilhas GPADC e mantenha-as afastadas de circuitos que possam interferir, como detecção de bateria e temperatura.
• Evite passar retornos de alta corrente pela área de áudio.

6.7. Interfaces de alta velocidade¶

• Roteie USB DP/DN como um par diferencial de 90 Ω e faça os sinais passarem primeiro pela proteção ESD.
• Agrupe os sinais de armazenamento MPI: comprimento total ≤20 mm e diferença de comprimento no grupo ≤3 mm. Aplique blindagem tridimensional de terra a clock, dados e comandos e mantenha a referência de terra contínua.
• Agrupe os sinais SDIO: comprimento total ≤50 mm e diferença de comprimento no grupo ≤6 mm. Aplique blindagem tridimensional de terra a clock, comandos e dados.
• Roteie os barramentos paralelos de display, como RGB/DPI, 8080 e EPD, sobre uma referência de terra contínua.
• Faça os sinais USB PA35 (USB_DP) e PA36 (USB_DN) passarem pela proteção ESD antes de chegar ao chip. Use roteamento diferencial de 90 Ω com blindagem tridimensional de terra e conecte o terra do dispositivo ESD de forma confiável ao terra principal.
• Reserve posições para resistores em série nos clocks de alta velocidade, caso seja necessário ajustar EMI.

6.8. EMI, ESD e EOS¶

• Revise a proteção ESD de todas as interfaces externas.
• Evite trechos longos na camada externa, fora da blindagem metálica, para clocks, alimentação e outros sinais ruidosos; roteie-os pelas camadas internas.
• Posicione cada dispositivo de proteção ESD junto ao pino correspondente do conector. O sinal deve passar pela proteção antes de chegar ao circuito seguinte, sem ramificações antes do dispositivo. Conecte seu pino de terra diretamente ao terra principal por vias e use uma ligação curta e larga.
• USB, carregador, conector da bateria, botões, toque, display, sensor de frequência cardíaca e antena são pontos prioritários de proteção.
• Posicione o ponto de teste da linha de carga USB antes do TVS. Coloque o TVS do conector da bateria antes do circuito do chip, de modo que o sinal passe pelo TVS antes de chegar ao chip.
• Considere em conjunto OVP, EOS e ESD na proteção da entrada do carregador.

6.9. Figuras de referência de PCB¶

As figuras a seguir mostram dimensões do encapsulamento, padrões de pads da PCB, empilhamento, fanout, roteamento e proteção do SF32LB57x e servem como referências visuais principais para novos projetos.

A referência de pads QFN80L indica 5,90 mm para o pad central exposto; o desenho do encapsulamento indica 5,50 mm nominal (5,40–5,60 mm). Eles descrevem o pad da PCB e o do encapsulamento, respectivamente; não trate essas dimensões como intercambiáveis. Verifique a revisão do encapsulamento e o footprint recomendado pela SiFli antes de criar a biblioteca. As referências de estêncil QFN68L/QFN80L usam espessura de 0,125 mm e cobertura de pasta declarada de 60% no pad exposto; peça ao fabricante do estêncil que confira as dimensões das aberturas em relação a essa cobertura.

A referência de estêncil BGA112 usa espessura de 0,075 mm, 112 aberturas quadradas de 0,18 mm e raios de canto R0,05 mm.

Última atualização: 2026-10-21