Guide de conception matérielle SF32LB57x — Recommandations de placement et de routage PCB¶

6. Recommandations de placement et de routage PCB¶

6.1. Empilement¶

Le SF32LB57x est disponible en boîtiers QFN68L (7 × 7 mm, 68 broches, pas de 0,35 mm) et QFN80L (8 × 8 mm, 80 broches, pas de 0,35 mm). Les conceptions QFN peuvent généralement utiliser un PCB PTH 4 couches, avec des composants placés sur une ou deux faces (par exemple, des condensateurs peuvent être placés sur la face arrière du PCB). Le boîtier BGA112 mesure 5,4 × 4,4 mm et comporte 112 billes au pas de 0,4 mm. Les conceptions BGA nécessitent généralement au moins 4 couches et peuvent utiliser un HDI de premier ordre avec vias borgnes/enterrés selon la difficulté du fanout ; les composants peuvent également être placés sur une ou deux faces.

Un empilement adapté permet :

• De placer les composants critiques sur la couche supérieure et de réaliser des pistes courtes.
• Un plan de masse interne solide.
• Une distribution d'alimentation à faible impédance.
• Une masse de référence continue pour les pistes haute vitesse, RF, quartz, audio et analogiques.

Les schémas d'empilement de référence indiquent les matériaux et plages d'épaisseur totale suivants. Confirmez l'empilement final et la tolérance d'épaisseur finie avec le fabricant du PCB.

Les quatre empilements de référence utilisent du cuivre 1 oz sur L1/L4 (1,38 mil ; 0,0350 mm) et du cuivre de 0,60 mil (0,0152 mm) sur chaque face de L2/L3.

Pour une conception QFN à 4 couches, la répartition recommandée est la suivante : couche 1 (supérieure), cuivre relié à la masse, composants et routage des signaux ; couche 2, plan de masse continu sans signal afin de préserver la continuité de la référence ; couche 3, plan d'alimentation, éventuellement divisé par domaine et pouvant aussi accueillir des signaux ; couche 4 (inférieure), cuivre relié à la masse et routage des signaux.

6.2. Référence rapide des contraintes PCB critiques¶

Les figures de règles PTH et HDI donnent également des exemples de fabrication : largeur de piste minimale et recommandée de 0,10 mm pour le PTH et de 0,075 mm pour le HDI, avec un maximum de 2,54 mm dans les deux cas. Les exemples de vias montrent un perçage de 0,25 mm et un pad de 0,45 mm pour le PTH, ainsi qu'un perçage de 0,10 mm et un pad de 0,23 mm pour un microvia HDI (l'exemple de via traversant est de 0,25 mm/0,45 mm). Ce sont des constructions de référence ; confirmez les capacités et règles réelles du fabricant avant la fabrication.

6.3. Placement et routage de l'alimentation¶

• Gardez les chemins d'alimentation à fort courant courts et larges.
• Éloignez les chemins de charge des pistes analogiques, RF et de quartz sensibles.
• Placez les condensateurs de filtrage de VCC, PVDD, VBUS et VBAT près des broches de la puce. La section 3.2.1 du guide PCB indique au moins 0,4 mm pour VCC / PVDD, tandis que le point 47 de la table d'autocontrôle 4-2-1-1 donne la valeur contradictoire de 12 mil (titre PVDD, détail du contrôle VCC) ; ne figez la largeur de piste d'aucun de ces rails avant que SiFli ait confirmé l'exigence applicable. Placez également près de leurs broches les condensateurs de filtrage des autres sorties, notamment VDD_VOUT1, VDD_VOUT2, VDD_RET, VDD_RTC, VDD18_VOUT, VDD33_VOUT1, VDD33_VOUT2, AVDD33_AUD et AVDD_BRF. Dimensionnez les pistes selon le courant d'entrée et gardez-les courtes et larges afin de réduire l'ondulation d'alimentation et d'améliorer la stabilité.
• Si PVDD, AVDD_BRF, AVDD33 ou AVDD33_AUD partagent une alimentation, créez des branches en étoile indépendantes depuis la source ; ne partagez pas de segment d'alimentation en amont.
• Routez VBUS et VBAT en branches en étoile indépendantes, sans partager leur chemin avec d'autres pistes. Évitez que les signaux sensibles longent ces chemins de charge.
• Placez l'inductance BUCK et les condensateurs de filtrage près des broches de la puce. Gardez BUCK_LX court et large et donnez à la piste BUCK_FB une largeur supérieure à 0,25 mm. Reliez les masses des condensateurs de sortie DC/DC au plan de masse principal par plusieurs vias de masse. N'ajoutez pas de cuivre sur la couche supérieure sous l'inductance, conservez un plan de référence continu sur la couche adjacente et ne routez aucun autre signal dans la zone de l'inductance.
• Connectez les masses des condensateurs à la masse principale avec des vias à proximité.
• Utilisez un routage en étoile pour les rails analogiques/RF/IO clés dans les variantes alimentées en 3,3 V.

6.4. Placement et routage du quartz¶

• Conservez une masse de référence solide et continue sous le circuit RF et la puce principale ; ne divisez pas le plan de masse et ne le découpez pas par des fentes. Pour la zone du quartz, la source exige aussi une masse de référence continue et une suppression du cuivre sous le quartz. Voir l'avertissement ci-dessous : ne figez pas la géométrie de cuivre de cette zone avant que SiFli ait confirmé les limites propres à l'empilement choisi.
• Placez les quartz à au moins 1,5 mm de la broche d'horloge de la puce, à plus de 1 mm du bord et à au moins 5 mm des sources de chaleur telles que PA, charge et PMU, afin de limiter la dérive de fréquence due à la température. La source indique un dégagement de cuivre d'au moins 0,25 mm sur la couche supérieure autour du boîtier et renvoie à la conception de référence pour les couches adjacentes, sans préciser le rapport avec la zone sans cuivre sous le boîtier. Confirmez les limites applicables avec SiFli avant de figer le routage. Ne routez pas de signaux numériques haute fréquence directement sous le quartz ; évitez tout routage dans cette zone si possible. Éloignez des quartz les composants magnétiques, notamment les inductances de puissance.
• Routez XI/XO uniquement sur la couche supérieure, sans changement de couche. Gardez les pistes courtes et symétriques et assurez un blindage tridimensionnel par des vias de masse rapprochés de chaque côté. Placez les condensateurs de charge de part et d'autre du quartz, près de ses extrémités de piste, et reliez la masse de chaque condensateur près du pad de masse du quartz. Éloignez les vias d'alimentation des pistes du quartz.
• Pour le quartz de 48 MHz, utilisez des pistes sur la couche supérieure de 3 à 10 mm de long et de 0,1 mm de large. Maintenez au moins 0,15 mm entre les pistes parallèles 48M_XI et 48M_XO et assurez un blindage tridimensionnel par la masse. Éloignez-les de VBAT, du DC/DC et des signaux haute vitesse ; gardez la zone du quartz libre sur la couche supérieure et les couches adjacentes.
• Pour le quartz de 32,768 kHz, utilisez des pistes sur la couche supérieure de 10 mm maximum et de 0,1 mm de large. Le modèle de routage demande au moins 0,15 mm entre les pistes parallèles 32K_XI et 32K_XO, tandis que la table d'autocontrôle exige plus de deux fois la largeur de piste (>0,2 mm pour une largeur de 0,1 mm). Ne figez pas l'espacement avant que SiFli ait confirmé l'exigence applicable. Assurez un blindage tridimensionnel par la masse et gardez la zone du quartz libre sur la couche supérieure et les couches adjacentes.

6.5. Placement et routage RF¶

• Placez le réseau d'adaptation RF près de la puce et à l'écart de l'antenne. Placez le condensateur de filtrage AVDD_BRF juste à côté de sa broche sur la puce et reliez sa masse directement au plan de masse principal par un via.
• Gardez les pistes RF courtes et utilisez aussi peu de vias que possible en pratique.
• Privilégiez le routage RF sur la couche supérieure, sans changement de couche. Le cas échéant, une largeur de piste supérieure à 10 mil est recommandée. Prévoyez un blindage tridimensionnel relié à la masse, évitez les angles aigus et droits, contrôlez l'impédance à 50 Ω selon l'empilement du PCB et placez des vias de masse rapprochés de chaque côté pour former une rangée continue.
• Gardez la zone d'antenne dégagée conformément aux exigences du fournisseur et aux contraintes de conception industrielle du produit.
• Une différence entre la largeur du pad d'un composant d'adaptation et celle de la piste peut créer une discontinuité d'impédance. Une ouverture du plan de masse de référence sous les pads, adaptée à leurs dimensions, peut améliorer la continuité d'impédance.
• Avec un connecteur d'antenne IPEX, supprimez le cuivre sous le connecteur sur toutes les couches du PCB. Simulez les antennes PCB et mettez-les au point sur la carte réelle ; prévoyez un réseau d'adaptation CLC et placez-le aussi près que possible de l'antenne.
• Éloignez la RF des FPC LCD, de l'USB, du SDIO, du DC/DC, des quartz et des chemins de charge.

6.6. Analogique et audio¶

• Placez les condensateurs de filtrage AVDD33_AUD, MIC_BIAS et AUD_VREF près de leurs broches de la puce et reliez correctement chaque masse à la masse principale du PCB.
• Placez le découplage de l'alimentation analogique près de la puce.
• Appariez les longueurs des pistes différentielles audio et placez les réseaux RC près de la puce.
• Placez les composants périphériques de l'entrée ADCP près des broches de la puce. Gardez les pistes courtes, reliez leur blindage à la masse et éloignez-les des fortes sources d'interférence.
• Placez les composants périphériques des sorties DACP/DACN près des broches de la puce. Routez chaque paire P/N en différentiel, aussi court que possible, et limitez la capacité parasite à moins de 10 pF. Assurez un blindage tridimensionnel par la masse et éloignez les pistes des fortes sources d'interférence.
• Assurez un blindage tridimensionnel relié à la masse pour les pistes GPADC et éloignez-les des circuits susceptibles de les perturber, comme la détection de batterie ou de température.
• Évitez de router les chemins de retour à fort courant à travers la zone audio.

6.7. Interfaces haute vitesse¶

• Routez USB DP/DN en paire différentielle de 90 Ω et faites-les passer d'abord par la protection ESD.
• Regroupez les signaux de mémoire MPI : longueur totale ≤20 mm et différence de longueur dans le groupe ≤3 mm. Assurez un blindage tridimensionnel relié à la masse pour l'horloge, les données et les commandes, avec un plan de référence continu.
• Regroupez les signaux SDIO : longueur totale ≤50 mm et différence de longueur dans le groupe ≤6 mm. Assurez un blindage tridimensionnel relié à la masse pour l'horloge, les commandes et les données.
• Faites passer les bus d'affichage parallèles RGB/DPI, 8080, EPD et autres au-dessus d'une masse de référence continue.
• Faites passer USB PA35 (USB_DP) et PA36 (USB_DN) par la protection ESD avant leur connexion à la puce. Utilisez un routage différentiel de 90 Ω avec un blindage tridimensionnel relié à la masse et reliez correctement la masse du composant ESD à la masse principale.
• Réservez des résistances série sur les horloges haute vitesse où un ajustement EMI pourrait être nécessaire.

6.8. EMI, ESD et EOS¶

• Vérifiez la protection ESD pour chaque interface externe.
• Évitez les longs routages en couche externe, hors du capot de blindage, pour les signaux perturbateurs tels que l'horloge et l'alimentation ; routez-les plutôt sur les couches internes.
• Placez chaque composant de protection ESD juste à côté de la broche correspondante du connecteur. Le signal doit traverser le composant avant d'atteindre le circuit aval, sans dérivation avant la protection. Reliez sa broche de masse directement à la masse principale par des vias, avec une connexion courte et large.
• L'USB, le chargeur, le connecteur de batterie, les touches, le tactile, l'affichage, le capteur de fréquence cardiaque et l'antenne sont des points de protection prioritaires.
• Placez le point de test de la ligne de charge USB en amont du TVS. Placez le TVS du connecteur de batterie en amont du circuit de la puce afin que le signal traverse le TVS avant d'atteindre la puce.
• La protection d'entrée du chargeur devrait prendre en compte l'OVP, l'EOS et l'ESD ensemble.

6.9. Figures de référence PCB¶

Les figures suivantes du SF32LB57x présentent les dimensions des boîtiers, les empreintes PCB, l'empilement, le fanout, le routage et les protections. Elles constituent les principales références PCB pour les nouvelles conceptions.

Le dessin d'empreinte QFN80L indique 5,90 mm pour le pad central exposé ; le dessin du boîtier indique 5,50 mm nominal (5,40–5,60 mm). Ils décrivent respectivement le pad PCB et celui du boîtier ; ces dimensions ne sont pas interchangeables. Vérifiez la révision du boîtier et l'empreinte recommandée par SiFli avant de créer la bibliothèque. Les modèles de pochoir QFN68L/QFN80L utilisent une épaisseur de 0,125 mm et une couverture de pâte annoncée de 60 % sur le pad exposé ; faites vérifier la cohérence des ouvertures et de cette couverture par le fabricant du pochoir.

Le modèle de pochoir BGA112 utilise une épaisseur de 0,075 mm, 112 ouvertures carrées de 0,18 mm et des rayons d'angle R0,05 mm.

Dernière mise à jour: 2026-10-21