SF32LB56xハードウェア設計ガイド — 回路図設計ガイドライン¶

5. 回路図設計ガイドライン¶

5.1. 電源システム¶

プロセッサーの電源レール、ピン近くに配置する必須のコンデンサー、PMIC出力の割り当て、リセットタイミング、充電回路の配線をまとめて確認してください。UバリアントとVバリアントは電源設計の考え方が共通ですが、電源ピン名と負荷の割り当ては異なります。

電源パス管理のない充電器では、システムはバッテリーとともにVBATへ直接接続されます。低コストですが、下流回路をバッテリーから完全に切り離せず、漏れ電流が増えるため、低消費電力のShipping Mode要件を満たしません。過放電時は、充電器のトリクル電流がシステム電流と漏れ電流の合計（元の図のi1+i2）を上回る必要があります。システム動作中も、定電流充電電流がi1+i2を上回らなければ、システム負荷が充電電流を消費して満充電に至らないことがあります。電源パス管理付き充電器は、VSYSのシステム電源とVBATのバッテリー充電を分離し、Shipping Modeに対応します。バッテリーが過放電していても、VSYSからシステムへ給電できます。

Uバリアントでは、周辺機器のI/O電圧とシステム消費電力に応じて、3つの電源構成から選択します。いずれの構成でもAVDD33_ANAとAVDD33_AUDには3.3 Vを供給します。最も低消費電力の構成では、PVDDとVDDIO1～VDDIO4を1.8 Vとし、I/O電圧が1.8 Vの周辺機器を使用します。中間の構成ではPVDDとVDDIO1を1.8 V、VDDIO2～VDDIO4と周辺機器のI/Oを3.3 Vにします。最も消費電力が大きい構成では、内蔵PSRAMに給電するVDDIO1のみを1.8 Vとし、PVDD、VDDIO2～VDDIO4、周辺機器のI/Oを3.3 Vにします。外部モジュールは負荷スイッチで動的に電源管理し、未使用時は既定でオフにします。常時オンにする必要があるモジュールには、静止電流の小さい部品を選んでください。負荷スイッチ制御GPIOのハードウェア既定レベルはスイッチのイネーブル極性と一致させ、起動時にオフになるようにします。SiFliはイネーブル入力に1 MΩのプルアップまたはプルダウンを推奨しています。

UバリアントのPMUはPVDDが1.5 Vに達するとパワーオンリセットを完了します。PVDDが低下すると、1.5～2.5 Vの範囲で設定可能なBORしきい値に達した時点でブラウンアウトリセットが発生します。

5.2. 動作モードとウェイクアップ要因¶

動作モード、ウェイクアップ要因、プルアップ抵抗の電源、漏れ電流に関する設計判断をまとめて確認してください。ボタン、タッチ、センサー割り込み、充電器イベントなど、低消費電力状態からの復帰信号にはウェイクアップ対応ピンを使用します。

BOOT_MODEで起動動作を選択します。Highではダウンロードモードに入り、LowではROMがユーザープログラムを確認し、存在すれば実行、なければダウンロードモードに入ります。UバリアントのMode端子には内部プルダウンがあり、未使用時はオープンにできます。電源ドメインはVDDIO2です。VバリアントのMode端子はVDDIOAドメインで、10 kΩのプルアップまたはプルダウンで安定させます。Vバリアントではオープンやノイズによるレベル変化を避けてください。量産基板にはModeのテストポイントを設け、開発ボードでは復旧用ジャンパーも有用です。

低消費電力時のメモリーI/O電源も確認してください。UバリアントはStandby中にGPIOレベルが保持され、VDDIO1を給電し続けられます。MPI1/MPI2接続のストレージは低消費電力モードにしてください。HibernateではGPIOレベルが保持されないため、内蔵メモリーI/O経由の漏れを防ぐためにVDDIO1をオフにします。VバリアントはStandby中に内蔵メモリーI/Oを給電したままにします。Hibernate前にPBR0でVDDIOSAとVDDIOSBをオフにし、NOR FlashをDeep Power-Downにしてください。VDDIOSCは給電を維持します。

5.3. クロック生成¶

48 MHzと32.768 kHzの水晶振動子はチップの近くに配置し、マッチングコンデンサー用のフットプリントを確保してください。また、水晶配線にBUCK、RF、ディスプレイ、モーター、充電回路からのノイズが結合しないよう配慮してください。

5.4. RF¶

SF32LB56xUとSF32LB56xVのいずれも、RF経路は50Ωの特性インピーダンスで配線してください。選定したアンテナが整合済みであれば、通常は追加のRF部品は不要です。ただし、不要波のフィルタリングや最終的なアンテナ調整に備え、π型マッチング回路を実装できる領域を確保してください。

RFマッチング回路はアンテナ側ではなくチップ側の近くに配置します。AVDD_BRFのフィルターはチップピンの近くに置き、コンデンサーのグラウンドはメイングラウンドに直接接続してください。可能な限りRF配線は表層に引き回し、ビアや急な屈曲を避けます。RF配線の両側にはグラウンドシールド用ビアを密に配置し、DC-DC、VBAT、水晶振動子、高速クロック、I2C、SPI、SDIO、I2S、UARTの各信号をRF領域から離してください。

5.5. ディスプレイ、タッチ、バックライトのインターフェース¶

ディスプレイインターフェースの選択は、パッケージを選ぶ段階で決めてください。UバリアントではSPI/QSPIとJDIのディスプレイ構成が示され、VバリアントではMCU8080とDPIの構成も示されています。タッチ割り込み、リセット、バックライト制御の信号は、ウェイクアップと量産時のアクセスを考慮して割り当ててください。

5.6. ストレージ、センサー、オーディオ、接続機能¶

ストレージバスとディスプレイバスは、どちらも重要なGPIO群を使用し、PCBの層構成にも影響するため、個別に割り当てないでください。回路図を確定する前に、起動用ストレージの種類、プルアップ、電圧ドメイン、電源スイッチの動作、製造治具からのアクセスを確認してください。

接続するメモリーのロジック電圧に合わせてストレージI/O電源を設定します。UバリアントのストレージI/OにはVDDIO3、VバリアントにはVDDIOA2を使用します。SPI NAND FlashのHold#端子は、10 kΩ抵抗で電源へプルアップしてください。SD1/eMMCはVバリアントのみで使用できます。UバリアントはSD2ストレージインターフェースを使用するため、VバリアントのSD1/eMMC端子表を適用しないでください。

外付け差動アナログマイクでは、ADC入力に2.2 µF以上のDCカットコンデンサーを配置し、マイクにはMIC_BIASから給電します。UバリアントのMEMSマイク参考回路では、MIC_BIASを1 kΩ経由で供給し、4.7 µFのバイパスコンデンサーを追加しています。マイク出力回路には0.01 µFの結合コンデンサーも示されています。UバリアントのアナログPA参考回路では、33 nFの入力結合コンデンサーを使用し、差動ローパスフィルターをチップの近くに配置します。アナログDAC出力はガード付き差動ペアとして配線し、寄生容量を10 pF未満、配線長を2 cm未満に抑えます。VバリアントはI2Sも備え、参考回路のI2SアンプはI2C3経由で設定します。オーディオ電源および基準電圧のコンデンサーは各端子の近くに配置し、アナログ音声をスイッチング電源や高速デジタル信号から離してください。

両バリアントは振動モーター用PWMに対応します。起動電流でシステムが不安定にならない場合、モーターをVBATから直接給電できます。BSP_PM_FREQ_SCALINGを1として定義すると、HCPUの周波数スケーリングに伴ってPAピンのPWM周波数も変化します。この場合はPBピンを使用してください。PB32はアクティブHighの電源／リセット入力で、10秒以上の長押しによりリセットします。Uバリアントの参考回路では、VDDIOBから1 kΩを介してキーへ接続し、10 kΩプルダウンとGNDへの0.1 µFコンデンサーを追加します。VバリアントではVDD_1V8から1 kΩを介して接続し、10 kΩでプルダウンします。その他のボタンとロータリーエンコーダーにはプルアップが必要です。回転後にオフ状態へ戻らない機械式エンコーダーは、漏れ電流を防ぐため、Standby中にプルアップ電源を停止できるようにしてください。

UバリアントはPBR0～PBR2、VバリアントはPBR0～PBR3を備えます。起動時にPBR0はLowからHighへ遷移し、外部ロードスイッチの制御に使用できます。他のPBR端子は既定でLowです。PBR端子はStandby/Hibernate中も出力でき、LPTIM信号を出力できます。PBR0以外は32 kHzクロックも出力できます。PBR端子はウェイクアップ入力にも設定できますが、ウェイクアップ後にMCUはその入力から割り込みを受け取れません。センサーのI2C、SPI、制御、割り込みウェイクアップにはLCPU側PB端子を優先してください。センサー電源はSF30147CのLVSWまたはLDO出力で必要に応じてスイッチできます。

U/VともにすべてのPA端子をUART、I2C、GPTIMへ多重化できます。UバリアントではPB32/PB33/PB34およびPBR0/PBR1/PBR2、VバリアントではPB32～PB36およびPBR0～PBR3が例外です。ウェイクアップ、ボタン、PBRの割り当てと併せて確認してください。

5.7. 製造¶

デバッグ／書き込み用アクセス、量産書き込みモード、水晶振動子の校正用アクセス、電源測定ポイント、RF試験用アクセス、PMIC制御状態の確認手段を確保してください。治具から基板に給電し、起動／ダウンロードモードを強制し、チップと通信して校正データを取得できることを確認します。

最低限、量産用テストポイントとしてVBAT、GND、UバリアントのVDDIO2（VバリアントではVDDIOB）、Mode、SWDIO、SWCLK、UART4_RXD、UART4_TXD、およびPB20/PB21/PB25のいずれかを確保してください。J-Linkを接続する場合、デバッガーの電源設定を外部入力にし、ターゲット基板から給電します。量産書き込み・水晶校正治具からこれらの点にアクセスできるようにしてください。

最終更新: 2026-10-19