SF32LB57xハードウェア設計ガイド — PCBレイアウトチェックリスト¶

原資料の電源レール表記と配線幅に未解決の不一致があります

• セルフチェック表の表記： 原資料のセルフチェック表4-2-1-1の項目44（電池給電型）はVCCを12 mil以上としています。項目45と46はVDD33_VOUT1およびVDD33_VOUT2をそれぞれ10 mil以上としていますが、項目46のタイトルはVDD33_VOUT1を重複記載し、確認内容にはVDD33_VOUT2とあります。項目47（3.3 V給電型）のタイトルはPVDDですが、確認内容はVCCを12 mil以上としています。本表は記載された確認内容を転記しており、表記の不一致を解消したものではありません。
• 配線幅： 原資料のPCB設計ガイド第3.2.1節はVCCとPVDDの両方を0.4 mm以上（約15.7 mil）としています。一方、セルフチェック表4-2-1-1の項目44（電池給電型）と項目47（3.3 V給電型）は、どちらもVCCを12 mil以上としています。給電型ごとの要件の整合方法、および項目47でPVDDとVCCのどちらが対象かは原資料に明記されていません。修正値を推定したり、どちらかを設計基準として選んだりせず、設計確定前にSiFliへ確認してください。
• 出力名： 原資料のPCB設計ガイド第3.2.1節はVDD_VOUT1 / VDD_VOUT2を記載していますが、セルフチェック表4-2-1-1の項目45/46はVDD33_VOUT1 / VDD33_VOUT2を使っています。原資料は、これらが別ネットか別名かを説明していません。 設計を確定する前に、意図されたラベル、対象の電源レール、適用される電源バリアントの範囲、配線幅についてSiFliの確認を得てください。確認が取れるまでは、相反するチェック表記を特定のネットに割り当てたり、異なる出力名を同一視したり、12 milと0.4 mmのどちらかを選んだりしないでください。

原資料の水晶レイアウト指示に未解決の不一致があります

• GNDシールドと銅箔禁止範囲： PCB設計ガイド第3.3節は、水晶領域に連続した基準GNDを確保し、水晶周辺のTOP層で銅箔を避けるよう求めています。図3-3-1（本ページの図6.9-30）はパッケージ周囲に0.25 mm以上の間隔を示しています。一方、原資料のセルフチェック表4-3-1の項目6は水晶部品と発振配線の周囲を完全にGNDシールドするよう求め、項目7は4層PTH基板では水晶直下のTOP層のみ、6層HDI基板ではTOP層と第2層を銅箔禁止としています。シールド領域と銅箔禁止領域の境界、および連続GNDの指示を各積層構成の禁止層にどう適用するかは明記されていません。これは適用範囲の未解決な不一致です。層ごとの銅箔・GNDパターンを推定しないでください。
• 32.768 kHzの配線間隔： PCB設計ガイド第3.3節の配線モデル図3-3-4（本ページの図6.9-33）は、平行な32K_XI / 32K_XO配線の間隔を0.15 mm以上としています。原資料のセルフチェック表4-3-1、項目9は基本配線幅の2倍を超える間隔を求めており、ガイド記載の配線幅0.1 mmでは0.2 mmを超えます。最小間隔の要求が互いに矛盾しています。
• パッケージ周囲のクリアランス範囲： 図3-3-1（本ページの図6.9-30）は、パッケージ周囲のTOP層銅箔クリアランスを0.25 mm以上としています。セルフチェック表4-3-1、項目7は2種類の積層構成について水晶直下で銅箔を避ける層を別途指定していますが、周囲の0.25 mm寸法と直下の禁止領域、隣接層の配線禁止範囲との関係は示されていません。 これらの不一致と適用範囲の曖昧さは、SiFliの原資料では解決されていません。レイアウトをリリースする前に、実際のパッケージと積層構成についてSiFliの確認を得てください。それまでは、間隔要件のいずれかを選んだり、層ごとのGND・銅箔禁止境界を推定したりしないでください。