SF32LB57x 硬件设计指南 — PCB 布局核对表¶

原始电源走线指南存在未解决冲突

• 自查表标注： 原始自查表 4-2-1-1 第 44 项（电池供电型号）要求 VCC 线宽至少为 12 mil。第 45、46 项分别要求 VDD33_VOUT1 和 VDD33_VOUT2 至少为 10 mil，但第 46 项标题重复写成 VDD33_VOUT1，核查要点却写 VDD33_VOUT2。第 47 项（3.3 V 供电型号）标题为 PVDD，核查要点却要求 VCC 至少为 12 mil。本页按原始核查要点转录相应内容，但不代表这些标注冲突已解决。
• 线宽： 原始 PCB 设计指南第 3.2.1 节要求 VCC 和 PVDD 均至少为 0.4 mm（约 15.7 mil）；原始自查表 4-2-1-1 第 44 项（电池供电型号）和第 47 项（3.3 V 供电型号）则都对 VCC 核查至少 12 mil。原资料没有说明这些要求如何按供电型号协调，也没有说明第 47 项应以 PVDD 标题还是 VCC 核查要点为准。不要推定修正值或自行选定设计依据，定板前须向思澈科技（SiFli）确认。
• 输出名称： 原始 PCB 设计指南第 3.2.1 节使用 VDD_VOUT1 / VDD_VOUT2；原始自查表 4-2-1-1 第 45、46 项使用 VDD33_VOUT1 / VDD33_VOUT2。原资料没有说明这些名称是否为别名或不同电源轨。 定板前须向思澈科技（SiFli）确认各冲突标注对应的网络和目标电源轨、适用的供电型号范围及线宽要求。未经确认，不要将冲突标注分配给具体网络，不要把两组输出名称视为等价，也不要自行选择 12 mil 或 0.4 mm 作为设计依据。

原始晶体布局指南存在未解决冲突

• 接地屏蔽与避铜范围： PCB 设计指南第 3.3 节要求晶体区域保持连续参考地，并在晶体周边顶层避铜；图 3-3-1（本文图 6.9-30）标注封装周边间距至少为 0.25 mm。原始自查表 4-3-1 第 6 项要求晶体器件及振荡走线区域完整布设 GND 屏蔽；第 7 项则规定 4 层 PTH 板仅在晶体下方顶层避铜，6 层 HDI 板在顶层和第 2 层均避铜。原资料没有界定接地屏蔽区与晶体避铜区的边界，也没有说明连续参考地要求如何适用于这些叠层指定的禁铜层。这是尚未解决的适用范围冲突；不要自行推定逐层的铺铜或接地方式。
• 32.768 kHz 走线间距： PCB 设计指南第 3.3 节的走线模型图 3-3-4（本文图 6.9-33）要求平行的 32K_XI / 32K_XO 走线间距至少为 0.15 mm；原始自查表 4-3-1 第 9 项要求间距大于 2 倍基础线宽，按指南给出的 0.1 mm 线宽计算即大于 0.2 mm。两项给出的最小间距要求相互冲突。
• 封装周边避铜尺寸的适用范围： 图 3-3-1（本文图 6.9-30）要求封装周边顶层铜箔间距至少为 0.25 mm；原始自查表 4-3-1 第 7 项另行规定了两种叠层在晶体下方的禁铜层，但没有说明 0.25 mm 周边间距与封装下方禁铜区或相邻层禁布区之间的关系。 以上冲突及范围说明缺失均未在思澈科技（SiFli）的原始资料中解决。布局放行前，须针对实际封装和叠层取得确认；不要在间距要求中自行择一，也不要自行推导逐层接地或避铜边界。