Guide de conception matérielle SF32LB56x — Directives de conception du schéma¶

5. Directives de conception du schéma¶

5.1. Système d'alimentation¶

Examinez ensemble les rails d'alimentation du processeur, les condensateurs locaux requis, l'affectation des sorties du PMIC, la temporisation de la réinitialisation et le câblage du circuit de charge. Les variantes U et V suivent la même méthode de conception de l'alimentation, mais leurs broches d'alimentation et l'affectation des charges diffèrent.

Sans gestion du chemin d'alimentation, le système et la batterie sont directement raccordés à VBAT. Cette solution est moins coûteuse, mais les circuits en aval ne peuvent pas être entièrement isolés de la batterie : les courants de fuite augmentent et l'objectif de basse consommation en Shipping Mode n'est pas atteint. Lorsque la batterie est en surdécharge, le courant de charge lente du chargeur doit dépasser la somme du courant du système et des fuites (i1+i2 dans le schéma source). Lorsque le système fonctionne, le courant de charge constant doit également dépasser i1+i2 ; sinon, la charge du système consomme une partie du courant de charge et la batterie risque de ne pas être complètement chargée. Un chargeur avec gestion du chemin d'alimentation sépare l'alimentation du système sur VSYS de la charge de la batterie sur VBAT, prend en charge le Shipping Mode et peut alimenter le système depuis VSYS même si la batterie est en surdécharge.

La variante U propose trois topologies d'alimentation, à choisir selon la tension d'E/S des périphériques et l'objectif de consommation du système. Dans les trois cas, AVDD33_ANA et AVDD33_AUD sont alimentées en 3,3 V. La topologie la moins énergivore alimente PVDD et VDDIO1–VDDIO4 en 1,8 V et utilise des périphériques avec E/S 1,8 V. La topologie intermédiaire maintient PVDD et VDDIO1 à 1,8 V, tandis que VDDIO2–VDDIO4 et les E/S des périphériques sont à 3,3 V. Dans la topologie la plus énergivore, seule VDDIO1, qui alimente la PSRAM intégrée, reste à 1,8 V ; PVDD, VDDIO2–VDDIO4 et les E/S des périphériques sont à 3,3 V. Utilisez des interrupteurs de charge pour gérer dynamiquement l'alimentation des modules externes et laissez-les éteints par défaut lorsqu'ils ne sont pas utilisés. Pour les modules qui doivent rester alimentés, choisissez des composants à faible courant de repos. Le niveau matériel par défaut du GPIO de commande doit correspondre à la polarité d'activation de l'interrupteur afin qu'il reste éteint au démarrage. SiFli recommande une résistance de rappel de 1 MΩ, vers le haut ou vers le bas, sur l'entrée d'activation.

La PMU de la variante U termine la réinitialisation à la mise sous tension (POR) lorsque PVDD atteint 1,5 V. Une baisse de PVDD déclenche une réinitialisation par sous-tension (BOR) lorsque le seuil configuré est atteint ; ce seuil est réglable de 1,5 à 2,5 V.

5.2. Modes de fonctionnement et sources de réveil¶

Le mode de fonctionnement, la source de réveil, l'alimentation des résistances de rappel et le courant de fuite devraient être examinés ensemble. Utilisez des broches compatibles avec le réveil pour les boutons, l'écran tactile, les interruptions des capteurs, les événements du chargeur et les autres signaux de réveil en basse consommation.

BOOT_MODE sélectionne le démarrage : un niveau haut active le mode téléchargement ; à niveau bas, la ROM recherche un programme utilisateur, le lance s'il existe et passe sinon en mode téléchargement. La broche Mode de la variante U possède un rappel interne au niveau bas (pull-down), peut rester non connectée lorsqu'elle est inutilisée et appartient au domaine VDDIO2. La broche Mode de la variante V appartient au domaine VDDIOA et devrait être maintenue stable par une résistance de rappel de 10 kΩ au niveau haut ou bas ; ne la laissez pas flottante et évitez les changements d'état dus aux interférences. Réservez un point de test Mode sur les cartes de production ; un cavalier de récupération est utile sur les cartes de développement.

Tenez compte de l'alimentation des E/S mémoire lors de l'arrêt en basse consommation. En Standby sur la variante U, les niveaux GPIO sont conservés et VDDIO1 peut rester alimenté ; placez en mode basse consommation les mémoires reliées à MPI1/MPI2. En Hibernate, les niveaux GPIO ne sont pas conservés : coupez VDDIO1 pour éviter les fuites par les E/S de la mémoire intégrée. Sur la variante V, gardez les E/S de la mémoire intégrée alimentées en Standby. Avant Hibernate, coupez VDDIOSA et VDDIOSB via PBR0 et placez la mémoire NOR en Deep Power-Down. VDDIOSC doit rester alimenté.

5.3. Génération d'horloge¶

Placez les quartz de 48 MHz et de 32,768 kHz près de la puce, prévoyez des empreintes pour les condensateurs d'adaptation et protégez les pistes des quartz contre le bruit du BUCK, de la RF, de l'affichage, du moteur et du chargeur.

5.4. RF¶

Pour les conceptions SF32LB56xU et SF32LB56xV, routez le signal RF sur une piste à impédance contrôlée de 50 Ω. Si l'antenne choisie est déjà adaptée, aucun composant RF supplémentaire n'est généralement nécessaire. La conception devrait néanmoins prévoir un réseau d'adaptation en π pour supprimer les émissions parasites et effectuer l'accord final de l'antenne.

Placez le réseau d'adaptation RF près de la puce, et non de l'antenne. Gardez le filtre AVDD_BRF près de la broche de la puce, reliez directement les masses des condensateurs au plan de masse principal et routez la RF sur la couche supérieure si possible. Évitez les vias et les angles vifs, ajoutez de nombreux vias de blindage à la masse de part et d'autre de la piste RF, et éloignez de la zone RF les pistes DC-DC, VBAT, du quartz, de l'horloge haute vitesse, de l'I2C, du SPI, du SDIO, de l'I2S et de l'UART.

5.5. Interfaces d'affichage, tactiles et de rétroéclairage¶

Le choix de l'interface d'affichage dépend du boîtier. La variante U documente les interfaces d'affichage SPI/QSPI et JDI ; la variante V documente également les options MCU8080 et DPI. Les signaux d'interruption tactile, de réinitialisation et de commande du rétroéclairage devraient être affectés en tenant compte des fonctions de réveil et des besoins d'accès en production.

5.6. Stockage, capteurs, audio et connectivité¶

Il est préférable de ne pas affecter les bus de stockage et d'affichage indépendamment : ils mobilisent tous deux des groupes de GPIO précieux et peuvent influer sur l'empilage des couches de la PCB. Avant de figer le schéma, confirmez le type de stockage de démarrage, les résistances de rappel, le domaine de tension, le comportement de l'interrupteur d'alimentation et l'accès à l'outillage de test.

Adaptez l'alimentation des E/S mémoire au niveau logique de la mémoire connectée : VDDIO3 pour la variante U et VDDIOA2 pour la variante V. Reliez la broche Hold# de la mémoire SPI NAND à son alimentation par une résistance de rappel de 10 kΩ. SD1/eMMC n'est disponible que sur la variante V ; n'appliquez pas à U le tableau des broches SD1/eMMC de V, car U utilise l'interface de stockage SD2.

Pour un microphone analogique différentiel externe, placez des condensateurs de blocage CC d'au moins 2,2 µF sur les entrées ADC et alimentez le microphone depuis MIC_BIAS. Le schéma de référence U pour microphone MEMS alimente MIC_BIAS via 1 kΩ et ajoute un condensateur de découplage de 4,7 µF ; il montre également un condensateur de couplage de 0,01 µF sur la sortie du microphone. Le schéma de référence U pour PA analogique utilise des condensateurs de couplage d'entrée de 33 nF et place le filtre passe-bas différentiel près de la puce. Routez les sorties DAC analogiques en paire différentielle protégée par la masse ; limitez la capacité parasite à moins de 10 pF et la longueur à moins de 2 cm. La variante V dispose aussi d'I2S ; son amplificateur I2S de référence se configure via I2C3. Placez les condensateurs d'alimentation et de référence audio près de leurs broches et éloignez l'audio analogique des convertisseurs à découpage et des signaux numériques rapides.

Les deux variantes prennent en charge le PWM pour les moteurs de vibration. Le moteur peut être alimenté directement depuis VBAT si son courant de démarrage ne déstabilise pas le système. Lorsque BSP_PM_FREQ_SCALING est défini à 1, le changement de fréquence du HCPU modifie également la fréquence PWM des broches PA ; utilisez alors une broche PB. PB32 est une entrée d'alimentation/réinitialisation active à l'état haut ; un appui d'au moins 10 s déclenche la réinitialisation. Le schéma U relie le bouton à VDDIOB via 1 kΩ et ajoute une résistance de rappel vers le bas de 10 kΩ ainsi qu'un condensateur de 0,1 µF vers GND. Le schéma V utilise une résistance série de 1 kΩ depuis VDD_1V8 et une résistance de rappel vers le bas de 10 kΩ. Les autres boutons et encodeurs rotatifs nécessitent des résistances de rappel vers le haut. Pour un encodeur mécanique qui ne revient pas à l'état arrêt après rotation, l'alimentation de la résistance de rappel vers le haut doit pouvoir être coupée en Standby afin d'éviter les fuites.

U fournit PBR0–PBR2 et V fournit PBR0–PBR3. Au démarrage, PBR0 passe de l'état bas à l'état haut et peut commander un interrupteur de charge externe ; les autres broches PBR sont à l'état bas par défaut. Les broches PBR peuvent fonctionner en sortie en Standby et Hibernate et transporter LPTIM ; toutes sauf PBR0 peuvent aussi fournir une horloge de 32 kHz. Elles peuvent être configurées en entrées de réveil, mais la MCU ne reçoit pas d'interruption depuis cette entrée après son réveil. Privilégiez les broches PB du LCPU pour l'I2C, le SPI, la commande et les interruptions de réveil des capteurs. L'alimentation des capteurs peut être commutée selon les besoins depuis une sortie LVSW ou LDO du SF30147C.

Toutes les broches PA de U/V peuvent être multiplexées en UART, I2C ou GPTIM. Pour U, les exceptions sont PB32/PB33/PB34 et PBR0/PBR1/PBR2 ; pour V, PB32–PB36 et PBR0–PBR3. Vérifiez ces restrictions avec les affectations de réveil, de boutons et de PBR.

5.7. Fabrication¶

Prévoyez l'accès au débogage et au flashage, le mode de flashage en production, l'accès à l'étalonnage du quartz, des points de mesure de la puissance, l'accès aux tests RF et la visibilité de la commande du PMIC. Vérifiez que l'outillage de test peut alimenter la carte, imposer le mode de démarrage/téléchargement, communiquer avec la puce et recueillir les données d'étalonnage.

Réservez au minimum les points de test suivants : VBAT, GND, VDDIO2 sur U (VDDIOB sur V), Mode, SWDIO, SWCLK, UART4_RXD, UART4_TXD et l'une des broches PB20/PB21/PB25. Lors du raccordement d'un J-Link, configurez son alimentation sur entrée externe afin que la carte cible alimente le débogueur. Le dispositif de téléchargement de production et d'étalonnage du quartz doit pouvoir accéder à ces points.

Dernière mise à jour: 2026-10-21