SF32LB56x 硬件设计指南 — 原理图设计指导¶

5. 原理图设计指导¶

5.1. 电源系统¶

处理器各电源轨、管脚附近所需的电容、PMIC 输出分配、复位时序和充电电路连接应放在一起评审。U 与 V 变体的电源设计方法一致，但电源管脚名称和负载分配不同。

充电器不带电源路径管理时，系统与电池直接挂接 VBAT，成本较低，但下游电路无法与电池彻底断开，静态漏电会增加，且不满足 Shipping Mode 的低功耗要求。电池过放时，充电器的涓流电流必须大于系统及漏电负载电流之和（图中 i1+i2）；系统开机运行时，恒流充电电流也必须大于 i1+i2，否则系统负载会分走充电电流，电池可能无法充满。带电源路径管理的充电器将 VSYS 系统供电与 VBAT 电池充电分开，可支持 Shipping Mode；即使电池过放，也可由 VSYS 为系统供电。

U 变体可根据外设 I/O 电压和系统功耗目标选择三种供电拓扑。三种拓扑中，AVDD33_ANA 和 AVDD33_AUD 均由 3.3 V 供电。最低功耗方案为 PVDD、VDDIO1–VDDIO4 均使用 1.8 V，外设也选用 1.8 V I/O；中等功耗方案为 PVDD 和 VDDIO1 使用 1.8 V，VDDIO2–VDDIO4 及外设 I/O 使用 3.3 V；最高功耗方案仅将合封 PSRAM 对应的 VDDIO1 保持在 1.8 V，PVDD、VDDIO2–VDDIO4 及外设 I/O 均使用 3.3 V。建议通过负载开关对外部模块进行动态供电管理，未使用时默认关闭；必须常供电的模块应选择静态电流较低的器件。控制负载开关的 GPIO 硬件默认电平应与开关使能极性匹配，确保上电时开关默认关闭。思澈科技（SiFli）建议在使能端设置 1 MΩ 上拉或下拉电阻。

U 变体的 PMU 在 PVDD 上升至 1.5 V 时完成上电复位；PVDD 下降至 BOR 门限时会触发复位，该门限可在 1.5–2.5 V 范围内配置。

5.2. 工作模式与唤醒源¶

工作模式、唤醒源、上拉电阻的供电电源和漏电流需要放在一起评审。按键、触摸、传感器中断、充电器事件和其他低功耗唤醒信号应优先使用支持唤醒的管脚。

BOOT_MODE（Mode 管脚）选择启动行为：高电平进入下载模式；低电平时 ROM 检查用户程序，若存在则启动用户程序，否则进入下载模式。U 变体 Mode 管脚内部下拉、不使用时可悬空，且与 VDDIO2 同属一个电压域；V 变体 Mode 管脚应通过 10 kΩ 电阻上拉或下拉以保持稳定，不能悬空或受干扰翻转，且与 VDDIOA 同属一个电压域。量产板应预留 Mode 测试点；开发板可预留跳线，便于故障恢复。

低功耗关机设计还需处理存储器 IO 供电。U 变体处于待机（Standby）时，GPIO 电平可保持，VDDIO1 可持续供电；MPI1/MPI2 上的存储器应进入低功耗模式。处于休眠（Hibernate）时，GPIO 电平不保持，应关闭 VDDIO1 以避免合封存储器 IO 漏电。V 变体处于待机时，相关合封存储器 IO 可保持供电；处于休眠时，应关闭 VDDIOSA 和 VDDIOSB（由 PBR0 控制），并在进入休眠前使 NOR Flash 进入 Deep Power-Down；VDDIOSC 需保持供电。

5.3. 时钟生成¶

48 MHz 和 32.768 kHz 晶体应靠近芯片，预留匹配电容，并避免 BUCK、RF、显示、马达和充电器噪声耦合到晶体走线。

5.4. RF¶

SF32LB56xU 和 SF32LB56xV 的 RF 走线均应按 50 Ω 控制阻抗设计。如果所选天线已经完成匹配，通常不需要额外 RF 器件，但设计中仍应预留 π 型匹配网络，用于杂散滤波和最终天线调试。

RF 匹配网络应靠近芯片端放置，而不是靠近天线端。AVDD_BRF 滤波电容应靠近芯片管脚，电容地端应直接连接主地。RF 走线尽量走表层，避免过孔和锐角，走线两侧增加密集屏蔽地孔，并避免 DC-DC、VBAT、晶体、高速时钟、I2C、SPI、SDIO、I2S、UART 等信号穿越 RF 区域。

5.5. 显示、触摸与背光接口¶

显示接口选择是封装级决策。U 变体文档给出 SPI/QSPI 和 JDI 显示选项；V 变体还给出 MCU8080 和 DPI 选项。触摸中断、复位和背光控制应结合唤醒与量产访问一起分配。

5.6. 存储、传感器、音频与连接接口¶

存储和显示总线不应独立分配，因为二者都会占用关键 GPIO 组，并可能影响 PCB 叠层方案。原理图冻结前应确认启动存储类型、上拉、电源域、电源开关行为和夹具访问方式。

存储接口的 IO 电源域需与外接存储器的接口电平匹配：U 变体存储 IO 使用 VDDIO3，V 变体使用 VDDIOA2。SPI NAND Flash 的 Hold# 管脚应通过 10 kΩ 电阻上拉至该 Flash 的供电电源。V 变体可通过 SD1 连接 eMMC；U 变体使用 SD2 存储接口，不应套用 V 变体的 SD1/eMMC 管脚表。

外接差分模拟麦克风时，ADC 输入应串联至少 2.2 µF 的隔直电容，麦克风由 MIC_BIAS 供电。U 变体的 MEMS 麦克风参考电路将 MIC_BIAS 经 1 kΩ 电阻供电，并在麦克风侧以 4.7 µF 电容旁路；麦克风输出参考电路另示 0.01 µF 耦合电容。U 变体的模拟功放参考电路使用 33 nF 输入耦合电容，差分低通滤波器应靠近芯片端。模拟 DAC 输出应按差分对布线并做好包地屏蔽，寄生电容应低于 10 pF，走线长度应小于 2 cm。V 变体还提供 I2S 接口，其 I2S 功放参考电路通过 I2C3 配置。音频供电与参考电容应靠近对应芯片管脚，模拟音频走线应远离开关电源和高速数字信号。

U/V 变体均提供 PWM，可用于振动马达控制；若马达启动电流不会导致系统不稳定，可直接由 VBAT 供电。启用 BSP_PM_FREQ_SCALING（定义为 1）时，HCPU 频率调节会改变 PA 管脚输出的 PWM 频率，因此此场景建议改用 PB 管脚。PB32 的开关机/复位输入为高电平有效，长按至少 10 s 触发复位。U 变体参考电路由 VDDIOB 经 1 kΩ 电阻连接按键，配置 10 kΩ 下拉和 0.1 µF 对地电容；V 变体参考电路由 VDD_1V8 经 1 kΩ 电阻连接，并配置 10 kΩ 下拉。普通按键及旋转编码器需要上拉；旋转后不能自行断开的机械编码器，其上拉电源应能在待机时关闭，以免产生漏电。

U 变体提供 PBR0–PBR2，V 变体提供 PBR0–PBR3。PBR0 在启动阶段由低变高，可用于控制外部负载开关；其余 PBR 管脚默认输出低电平。PBR 管脚在待机和休眠模式下仍可输出，也可输出 LPTIM；除 PBR0 外的 PBR 管脚可输出 32 kHz 时钟。PBR 管脚可配置为输入唤醒源，但 MCU 唤醒后不能再通过该输入接收中断。传感器 I2C、SPI、控制及中断唤醒信号优先规划到 LCPU 的 PB 管脚；传感器电源可由 SF30147C 的 LVSW 或 LDO 按需开关。

U/V 变体的所有 PA 管脚均可复用为 UART、I2C 或 GPTIM。U 变体中 PB32/PB33/PB34 和 PBR0/PBR1/PBR2 为例外；V 变体中 PB32–PB36 和 PBR0–PBR3 为例外。应将这些限制与唤醒、按键和 PBR 分配一并核对。

5.7. 制造¶

应预留调试/烧录、量产烧录模式、晶体校准、电源测量点、RF 测试和 PMIC 控制状态查看手段。夹具需要能够给板卡供电、强制进入启动/下载模式、与芯片通信并采集校准数据。

U 变体至少预留 VBAT、GND、VDDIO2、Mode、SWDIO、SWCLK、UART4_RXD、UART4_TXD，以及 PB20、PB21、PB25 中的一个测试点。V 变体用 VDDIOB 代替 VDDIO2，其余信号相同。连接 J-Link 时，应将调试器供电设为外部输入，由目标板为调试器供电；烧录和晶体校准夹具应能访问上述测试点。

最后更新: 2026-10-21