SF32LB56x Hardware-Design-Leitfaden — Schaltplanrichtlinien¶

5. Schaltplanrichtlinien¶

5.1. Stromversorgungssystem¶

Prüfen Sie die Versorgungsschienen des Prozessors, die erforderlichen lokalen Kondensatoren, die Zuordnung der PMIC-Ausgänge, das Reset-Zeitverhalten und die Anschlüsse der Ladeschaltung gemeinsam. Bei den U- und V-Varianten ist das Vorgehen für das Stromversorgungsdesign gleich; die Bezeichnungen der Versorgungspins und die Lastzuweisung unterscheiden sich jedoch.

Ohne Power-Path-Management ist das System zusammen mit dem Akku direkt an VBAT angeschlossen. Das ist kostengünstiger, nachgeschaltete Schaltungen lassen sich jedoch nicht vollständig vom Akku trennen. Dadurch steigt der Leckstrom und das Ziel für den stromsparenden Shipping Mode wird verfehlt. Bei tiefentladenem Akku muss der Erhaltungsladestrom des Ladegeräts größer als die Summe aus System- und Leckstrom sein (i1+i2 im Quelldiagramm). Im laufenden Betrieb muss auch der Konstantladestrom i1+i2 übersteigen; andernfalls verbraucht die Systemlast einen Teil des Ladestroms und der Akku wird möglicherweise nicht vollständig geladen. Ein Ladegerät mit Power-Path-Management trennt die Systemversorgung über VSYS von der Akkuladung über VBAT, unterstützt den Shipping Mode und kann das System auch bei tiefentladenem Akku aus VSYS versorgen.

Für die U-Variante stehen drei Versorgungstopologien zur Wahl, abhängig von der I/O-Spannung der Peripherie und dem Leistungsziel des Systems. Bei allen drei werden AVDD33_ANA und AVDD33_AUD mit 3,3 V versorgt. Die Topologie mit dem niedrigsten Verbrauch versorgt PVDD und VDDIO1–VDDIO4 mit 1,8 V und verwendet Peripherie mit 1,8-V-I/O. Die mittlere Topologie hält PVDD und VDDIO1 auf 1,8 V und versorgt VDDIO2–VDDIO4 sowie die Peripherie-I/Os mit 3,3 V. Bei der Topologie mit dem höchsten Verbrauch bleibt nur VDDIO1 für den integrierten PSRAM auf 1,8 V; PVDD, VDDIO2–VDDIO4 und die Peripherie-I/Os werden mit 3,3 V versorgt. Verwenden Sie Lastschalter für die dynamische Stromversorgung externer Module und halten Sie diese bei Nichtgebrauch standardmäßig ausgeschaltet. Für Module, die dauerhaft eingeschaltet bleiben müssen, sollten Bauteile mit niedrigem Ruhestrom gewählt werden. Der Hardware-Standardpegel des Lastschalter-GPIOs muss zur Enable-Polarität passen, damit der Schalter beim Start ausgeschaltet bleibt. SiFli empfiehlt einen 1-MΩ-Pull-up oder -Pull-down am Enable-Eingang.

Die PMU der U-Variante schließt den Power-on-Reset ab, sobald PVDD 1,5 V erreicht. Sinkt PVDD, wird beim konfigurierten BOR-Schwellenwert ein Brownout-Reset ausgelöst; der Schwellenwert ist von 1,5 bis 2,5 V einstellbar.

5.2. Betriebsmodi und Weckquellen¶

Entscheidungen zu Betriebsmodus, Weckquelle, Versorgung der Pull-up-Widerstände und Leckstrom sollten gemeinsam geprüft werden. Für Tasten, Touchscreens, Sensorinterrupts, Ladeereignisse und andere Wecksignale im Low-Power-Betrieb sollten Pins verwendet werden, die aus dem jeweiligen Zustand aufwecken können.

BOOT_MODE legt das Startverhalten fest: High aktiviert den Download-Modus. Bei Low sucht das ROM nach einem Benutzerprogramm, startet es gegebenenfalls und wechselt andernfalls in den Download-Modus. Der Mode-Pin der U-Variante hat einen internen Pull-down, darf unbeschaltet bleiben, wenn er nicht verwendet wird, und gehört zur VDDIO2-Domäne. Der Mode-Pin der V-Variante gehört zu VDDIOA und sollte mit einem 10-kΩ-Pull-up oder -Pull-down stabil gehalten werden. Lassen Sie ihn nicht offen und verhindern Sie ein unbeabsichtigtes Umschalten durch Störungen. Sehen Sie für Produktionsboards einen Mode-Testpunkt vor; auf Entwicklungsboards ist ein Jumper zur Wiederherstellung hilfreich.

Berücksichtigen Sie die Speicher-I/O-Versorgung bei stromsparenden Abschaltungen. Im Standby der U-Variante bleiben GPIO-Pegel erhalten und VDDIO1 kann eingeschaltet bleiben; versetzen Sie an MPI1/MPI2 angeschlossene Speicher in den Energiesparmodus. Im Hibernate bleiben GPIO-Pegel nicht erhalten. Schalten Sie daher VDDIO1 ab, um Leckstrom über die I/O des integrierten Speichers zu verhindern. Halten Sie bei der V-Variante die I/O des integrierten Speichers im Standby versorgt. Schalten Sie vor Hibernate VDDIOSA und VDDIOSB über PBR0 ab und versetzen Sie den NOR-Flash in Deep Power-Down. VDDIOSC muss weiterhin versorgt werden.

5.3. Takterzeugung¶

Platzieren Sie die 48-MHz- und 32,768-kHz-Quarze nahe am Chip, sehen Sie Footprints für Anpassungskondensatoren vor und schützen Sie die Quarz-Leiterbahnen vor Störungen durch BUCK, RF, Display, Motor und Ladeschaltung.

5.4. RF¶

Bei SF32LB56xU- und SF32LB56xV-Designs den RF-Pfad als Leiterbahn mit kontrolliertem Wellenwiderstand von 50 Ω auslegen. Ist die gewählte Antenne bereits angepasst, sind normalerweise keine zusätzlichen RF-Bauteile erforderlich. Dennoch sollte ein π-Anpassungsnetzwerk zur Unterdrückung unerwünschter Aussendungen und für den abschließenden Antennenabgleich vorgesehen werden.

Platzieren Sie das RF-Anpassungsnetzwerk nahe am Chip und nicht an der Antenne. Halten Sie die AVDD_BRF-Filterung nahe am Chip-Pin und verbinden Sie die Kondensatormassen direkt mit der Hauptmasse. Routen Sie RF nach Möglichkeit auf der Außenlage, vermeiden Sie Durchkontaktierungen und scharfe Ecken, sehen Sie entlang beider Seiten der RF-Leiterbahn dichte Masse-Durchkontaktierungen vor und halten Sie DC-DC-, VBAT-, Quarz-, Hochgeschwindigkeitstakt-, I2C-, SPI-, SDIO-, I2S- und UART-Signale vom RF-Bereich fern.

5.5. Display-, Touch- und Hintergrundbeleuchtungs-Schnittstellen¶

Die Auswahl der Display-Schnittstelle hängt vom Gehäuse ab. Für die U-Variante sind SPI-/QSPI- und JDI-Displays dokumentiert; für die V-Variante zusätzlich MCU8080 und DPI. Touch-Interrupt, Reset und Hintergrundbeleuchtungssteuerung sollten so zugewiesen werden, dass Weckfunktionen und der Zugang während der Fertigung berücksichtigt sind.

5.6. Speicher, Sensoren, Audio und Konnektivität¶

Speicher- und Display-Busse sollten nicht unabhängig voneinander zugewiesen werden, da beide wichtige GPIO-Gruppen belegen und den Lagenaufbau der Leiterplatte beeinflussen können. Bestätigen Sie vor der Freigabe des Schaltplans Boot-Speicher, Pull-ups, Spannungsdomäne, Verhalten des Lastschalters und Zugang zur Prüfvorrichtung.

Die Speicher-I/O-Versorgung muss zum Logikpegel des angeschlossenen Speichers passen: Bei U wird VDDIO3, bei V VDDIOA2 verwendet. Ziehen Sie den Hold#-Pin des SPI-NAND-Flash über einen 10-kΩ-Widerstand auf seine Versorgung hoch. SD1/eMMC ist nur bei der V-Variante verfügbar. Übernehmen Sie die V-Tabelle für SD1/eMMC nicht für U; U verwendet die SD2-Speicherschnittstelle.

Bei einem externen differenziellen Analogmikrofon müssen an den ADC-Eingängen DC-Sperrkondensatoren von mindestens 2,2 µF vorgesehen und das Mikrofon über MIC_BIAS versorgt werden. Die U-Referenzschaltung für ein MEMS-Mikrofon führt MIC_BIAS über 1 kΩ und ergänzt einen 4,7-µF-Bypasskondensator; am Mikrofonausgang ist außerdem ein 0,01-µF-Koppelkondensator dargestellt. Die U-Referenz für den Analog-PA verwendet 33-nF-Eingangskoppelkondensatoren; der differenzielle Tiefpassfilter liegt nahe am Chip. Analoge DAC-Ausgänge als massegeschütztes Differenzialpaar routen, mit weniger als 10 pF parasitärer Kapazität und weniger als 2 cm Leiterbahnlänge. Die V-Variante bietet zusätzlich I2S; der Referenz-I2S-Verstärker wird über I2C3 konfiguriert. Audio-Versorgungs- und Referenzkondensatoren nahe an den Pins platzieren und Analog-Audio von Schaltreglern und Hochgeschwindigkeitssignalen fernhalten.

Beide Varianten unterstützen PWM für Vibrationsmotoren. Der Motor darf direkt aus VBAT versorgt werden, sofern sein Anlaufstrom das System nicht destabilisiert. Ist BSP_PM_FREQ_SCALING auf 1 gesetzt, verändert die HCPU-Frequenzskalierung auch die PWM-Frequenz an den PA-Pins. Verwenden Sie in diesem Fall einen PB-Pin. PB32 ist ein high-aktiver Power-/Reset-Eingang; ein langer Tastendruck von mindestens 10 s löst einen Reset aus. Die U-Referenzschaltung verbindet die Taste über 1 kΩ mit VDDIOB und ergänzt einen 10-kΩ-Pull-down sowie einen 0,1-µF-Kondensator nach GND. Die V-Referenz verwendet einen 1-kΩ-Serienwiderstand von VDD_1V8 und einen 10-kΩ-Pull-down. Andere Tasten und Drehgeber benötigen Pull-ups. Bei mechanischen Drehgebern, die nach der Betätigung nicht in den Aus-Zustand zurückkehren, muss die Pull-up-Versorgung im Standby abschaltbar sein, um Leckstrom zu vermeiden.

U stellt PBR0–PBR2, V PBR0–PBR3 bereit. Beim Start wechselt PBR0 von Low nach High und kann einen externen Lastschalter steuern; die übrigen PBR-Pins starten standardmäßig Low. PBR-Pins können im Standby und Hibernate als Ausgänge arbeiten und LPTIM-Signale führen; alle außer PBR0 können außerdem einen 32-kHz-Takt ausgeben. PBR-Pins lassen sich auch als Weckeingänge konfigurieren, der MCU kann nach dem Aufwachen jedoch keinen Interrupt von diesem Eingang empfangen. Für Sensor-I2C, SPI, Steuerung und Interrupt-Wecksignale sind PB-Pins des LCPU vorzuziehen. Die Sensorversorgung kann bei Bedarf über einen LVSW- oder LDO-Ausgang des SF30147C geschaltet werden.

Alle PA-Pins von U/V können als UART, I2C oder GPTIM gemultiplext werden. Ausnahmen bei U sind PB32/PB33/PB34 sowie PBR0/PBR1/PBR2; bei V PB32–PB36 und PBR0–PBR3. Prüfen Sie diese Einschränkungen gemeinsam mit Weck-, Tasten- und PBR-Zuweisungen.

5.7. Fertigung¶

Sehen Sie Zugang für Debugging und Programmierung, den Produktionsprogrammiermodus, Zugang zur Quarzkalibrierung, Messpunkte für die Leistungsmessung, RF-Testzugang und Einsehbarkeit der PMIC-Steuerung vor. Stellen Sie sicher, dass die Prüfvorrichtung die Platine versorgen, den Boot-/Download-Modus erzwingen, mit dem Chip kommunizieren und Kalibrierungsdaten erfassen kann.

Sehen Sie mindestens folgende Produktions-Testpunkte vor: VBAT, GND, bei U VDDIO2 (bei V VDDIOB), Mode, SWDIO, SWCLK, UART4_RXD, UART4_TXD und einen der Pins PB20/PB21/PB25. Stellen Sie beim Anschluss eines J-Link die Debugger-Versorgung auf externe Einspeisung, damit die Zielplatine den Debugger versorgt. Die Vorrichtung für Produktionsprogrammierung und Quarzkalibrierung muss auf diese Testpunkte zugreifen können.

Zuletzt aktualisiert: 2026-10-21