Guia de projeto de hardware SF32LB56x — diretrizes para o esquemático¶

5. Diretrizes para o projeto do esquemático¶

5.1. Sistema de alimentação¶

Revise em conjunto os trilhos de alimentação do processador, os capacitores locais necessários, a atribuição das saídas do PMIC, a temporização do reset e as conexões do carregador. As variantes U e V seguem o mesmo método de projeto da alimentação, mas diferem nos nomes dos pinos de alimentação e na atribuição das cargas.

Sem gerenciamento do caminho de alimentação, o sistema fica ligado diretamente à bateria em VBAT. Essa solução custa menos, mas os circuitos a jusante não podem ser totalmente isolados da bateria; com isso, aumenta a corrente de fuga e não se atinge a meta de baixo consumo do Shipping Mode. Se a bateria estiver excessivamente descarregada, a corrente de carga lenta (trickle charge) do carregador deve superar a soma da corrente do sistema e das fugas (i1+i2 no diagrama de origem). Durante a operação do sistema, a corrente de carga na fase de corrente constante também deve superar i1+i2; caso contrário, parte dela alimentará a carga do sistema, e a bateria talvez não carregue completamente. Um carregador com gerenciamento do caminho de alimentação separa a alimentação do sistema em VSYS do carregamento da bateria em VBAT, oferece suporte ao Shipping Mode e pode alimentar o sistema por VSYS mesmo quando a bateria está excessivamente descarregada.

Na variante U, escolha entre três topologias de alimentação conforme a tensão de I/O dos periféricos e a meta de consumo do sistema. Nas três, AVDD33_ANA e AVDD33_AUD são alimentados com 3,3 V. A topologia de menor consumo alimenta PVDD e VDDIO1–VDDIO4 com 1,8 V e usa periféricos com I/O de 1,8 V. A topologia intermediária mantém PVDD e VDDIO1 em 1,8 V, enquanto VDDIO2–VDDIO4 e o I/O dos periféricos usam 3,3 V. Na topologia de maior consumo, somente VDDIO1, que alimenta a PSRAM integrada ao encapsulamento, permanece em 1,8 V; PVDD, VDDIO2–VDDIO4 e o I/O dos periféricos usam 3,3 V. Use chaves de carga para controlar dinamicamente a alimentação dos módulos externos e mantenha-as desligadas por padrão quando não estiverem em uso. Para os módulos que precisam permanecer ligados, escolha componentes com baixa corrente quiescente. O nível lógico padrão do GPIO de controle deve corresponder à polaridade de habilitação da chave, para mantê-la desligada durante a inicialização. A SiFli recomenda um resistor pull-up ou pull-down de 1 MΩ na entrada de habilitação.

A PMU da variante U conclui o reset de energização quando PVDD chega a 1,5 V. Se PVDD cair, ocorre reset por brownout no limite BOR configurado, ajustável de 1,5 V a 2,5 V.

5.2. Modos de operação e fontes de despertar¶

Revise em conjunto as decisões sobre modo de operação, fonte de despertar, alimentação dos resistores de pull-up e corrente de fuga. Use pinos compatíveis com despertar para botões, painel de toque, interrupções de sensores, eventos do carregador e outros sinais de despertar em baixo consumo.

BOOT_MODE seleciona o comportamento de inicialização: nível alto entra no modo de download; em nível baixo, a ROM procura um programa do usuário, inicia-o se existir e, caso contrário, entra no modo de download. O pino Mode da variante U tem pull-down interno, pode ficar flutuante quando não utilizado e pertence ao domínio VDDIO2. O pino Mode da variante V pertence ao domínio VDDIOA e deve ficar estável com pull-up ou pull-down de 10 kΩ; não o deixe flutuante nem permita que interferências alterem seu nível. Reserve um ponto de teste Mode nas placas de produção; um jumper de recuperação é útil em placas de desenvolvimento.

Considere a alimentação de I/O da memória ao projetar os modos de baixo consumo. Na variante U, os níveis GPIO são mantidos em Standby e VDDIO1 pode continuar alimentado; coloque as memórias conectadas a MPI1/MPI2 em modo de baixo consumo. Em Hibernate, os níveis GPIO não são mantidos; desligue VDDIO1 para evitar corrente de fuga pelo I/O da memória integrada. Na variante V, mantenha alimentado o I/O da memória integrada durante Standby. Antes de entrar em Hibernate, desligue VDDIOSA e VDDIOSB por meio de PBR0 e coloque a Flash NOR em Deep Power-Down. VDDIOSC deve permanecer alimentado.

5.3. Geração de clock¶

Posicione os cristais de 48 MHz e 32,768 kHz próximos ao chip, reserve posições para os capacitores de casamento e proteja as trilhas contra ruído do BUCK, RF, display, motor e carregador.

5.4. RF¶

Nos projetos SF32LB56xU e SF32LB56xV, roteie o caminho RF como uma trilha com impedância controlada de 50 Ω. Se a antena selecionada já estiver casada, normalmente não serão necessários componentes RF adicionais. Ainda assim, reserve uma rede de casamento tipo π para filtrar emissões espúrias e fazer o ajuste final da antena.

Posicione a rede de casamento RF perto do chip, não da antena. Mantenha o filtro de AVDD_BRF próximo ao pino do chip e conecte o GND dos capacitores diretamente ao plano de GND principal. Sempre que viável, roteie RF na camada superficial; evite vias e cantos agudos. Adicione vias de blindagem de GND em alta densidade nos dois lados da trilha RF e mantenha os sinais DC-DC, VBAT, cristal, clock de alta velocidade, I2C, SPI, SDIO, I2S e UART fora da área RF.

5.5. Interfaces de display, toque e retroiluminação¶

A escolha da interface de display depende do encapsulamento. A documentação da variante U descreve as opções SPI/QSPI e JDI; a da variante V também inclui MCU8080 e DPI. Ao atribuir as linhas de interrupção e reset do painel de toque e o controle da retroiluminação, considere os requisitos de despertar e o acesso durante a produção.

5.6. Armazenamento, sensores, áudio e conectividade¶

Os barramentos de armazenamento e display não devem ser atribuídos de forma independente, pois ambos consomem grupos de GPIOs importantes e podem determinar a estrutura de camadas da PCB. Antes de congelar o esquemático, confirme o tipo de armazenamento de inicialização, os pull-ups, o domínio de tensão, o comportamento das chaves de alimentação e o acesso pelo gabarito de teste.

Ajuste a alimentação de E/S da memória ao nível lógico da memória conectada: a variante U usa VDDIO3 e a variante V usa VDDIOA2. Conecte o pino Hold# da Flash SPI NAND à alimentação da Flash com um pull-up de 10 kΩ. SD1/eMMC está disponível apenas na variante V; não aplique à variante U a tabela de pinos SD1/eMMC da V, pois U usa a interface de armazenamento SD2.

Para um microfone analógico diferencial externo, coloque capacitores de bloqueio de corrente contínua (CC) de pelo menos 2,2 µF nas entradas do ADC e alimente o microfone por MIC_BIAS. No circuito de referência da variante U para microfone MEMS, MIC_BIAS é alimentado por meio de um resistor de 1 kΩ e há um capacitor de bypass de 4,7 µF; a saída do microfone também tem um capacitor de acoplamento de 0,01 µF. O circuito de referência da variante U para PA analógico usa capacitores de acoplamento de 33 nF nas entradas e posiciona o filtro passa-baixa diferencial perto do chip. Roteie as saídas analógicas do DAC como um par diferencial com proteção de GND; mantenha a capacitância parasita abaixo de 10 pF e o comprimento das trilhas abaixo de 2 cm. A variante V também oferece I2S, e o amplificador I2S de referência é configurado por I2C3. Coloque os capacitores de alimentação e de referência de áudio perto dos respectivos pinos e mantenha o áudio analógico afastado dos conversores chaveados e dos sinais digitais de alta velocidade.

Ambas as variantes oferecem PWM para motores de vibração. O motor pode ser alimentado diretamente por VBAT se a corrente de partida não desestabilizar o sistema. Quando BSP_PM_FREQ_SCALING é definido como 1, o escalonamento da frequência do HCPU também altera a frequência PWM nos pinos PA. Nesse caso, use um pino PB. PB32 é uma entrada de botão de alimentação/reset, ativa em nível alto; manter o botão pressionado por pelo menos 10 s aciona o reset. No circuito de referência da variante U, o botão é conectado a VDDIOB por meio de um resistor de 1 kΩ, e há também um pull-down de 10 kΩ e um capacitor de 0,1 µF para GND. O circuito de referência da variante V usa um resistor série de 1 kΩ a partir de VDD_1V8 e um pull-down de 10 kΩ. Os demais botões e encoders rotativos precisam de pull-ups. Se um encoder mecânico não voltar ao estado desligado após a rotação, a alimentação do pull-up deve poder ser desligada durante Standby para evitar corrente de fuga.

A variante U oferece PBR0–PBR2; a V, PBR0–PBR3. Na inicialização, PBR0 passa de nível baixo para alto e pode controlar uma chave de carga externa; os demais pinos PBR iniciam em nível baixo. Os pinos PBR podem atuar como saídas durante Standby e Hibernate e transportar sinais LPTIM. Todos, exceto PBR0, podem emitir clock de 32 kHz. Eles também podem ser configurados como entradas de despertar, mas não geram uma interrupção para o MCU após o despertar. Prefira pinos PB do LCPU para I2C, SPI, sinais de controle e interrupções de despertar dos sensores. Quando necessário, a alimentação dos sensores pode ser comutada por uma saída LVSW ou LDO do SF30147C.

Todos os pinos PA de U/V podem ser multiplexados como UART, I2C ou GPTIM. Na variante U, PB32/PB33/PB34 e PBR0/PBR1/PBR2 são exceções; na V, as exceções são PB32–PB36 e PBR0–PBR3. Revise essas restrições junto com as atribuições de despertar, botões e PBR.

5.7. Produção¶

Reserve acesso à depuração/gravação, modo de gravação em produção, acesso à calibração do cristal, pontos de medição de alimentação, acesso ao teste RF e visibilidade do controle do PMIC. Verifique se o gabarito de teste consegue alimentar a placa, forçar o modo de inicialização/download, comunicar-se com o chip e coletar dados de calibração.

No mínimo, reserve pontos de teste para VBAT, GND, VDDIO2 na variante U (VDDIOB na V), Mode, SWDIO, SWCLK, UART4_RXD, UART4_TXD e um dos pinos PB20/PB21/PB25. Ao conectar um J-Link, configure a alimentação do depurador como entrada externa, para que ele seja alimentado pela placa-alvo. O gabarito de gravação e calibração do cristal usado na produção deve ter acesso a esses pontos.

Última atualização: 2026-10-21