Guia de projeto de hardware SF32LB55x — Diretrizes de layout da PCB¶

6. Diretrizes de layout da PCB¶

6.1. Footprint e stack-up¶

Consulte o desenho do encapsulamento, os requisitos do padrão de pads e a capacidade de montagem correspondentes ao QFN ou BGA selecionado. Em encapsulamentos BGA, confirme com antecedência o escape das esferas (fan-out), a estratégia de vias, as regras da máscara de solda e os limites de fabricação.

6.1.1. Referência de stack-up e fabricação¶

A SiFli recomenda processo PTH convencional e placa de quatro camadas para QFN68L e BGA145. Para BGA169, a referência recomenda HDI de um estágio com vias cegas/enterradas. Os stack-ups ilustrados de quatro e seis camadas têm espessura final de 0,7 mm ±10%. São estruturas de referência, não limites universais; confirme o desenho do encapsulamento, a espessura final e a capacidade do processo com o fabricante da PCB.

A figura original especifica espessura final da placa de 0,7 mm ±10%, incluindo metalização e máscara de solda. Ela informa 0,048 mil (0,001219 mm) para a espessura de cobre + metalização de L1/L4 e 0,07 mil (0,001778 mm) para o cobre de L2/L3. Esses valores diferem bastante da notação usual de espessura de cobre para PCB. Foram transcritos como aparecem e não devem ser usados como especificações de fabricação; solicite confirmação por escrito à SiFli e ao fabricante da PCB.

A figura original especifica espessura final de 0,7 mm ±10% para a placa HDI de seis camadas, incluindo metalização e máscara de solda. O stack-up, os parâmetros dielétricos e a espessura teórica são referências; peça ao fabricante que os verifique com base nos materiais, nas espessuras de cobre e nos requisitos de impedância reais.

6.1.2. Dimensões do padrão de pads¶

• BGA145/BGA169: bolas de 0,25 mm de diâmetro e passo de 0,5 mm; o padrão de referência indica abertura de máscara de solda de 0,33 mm e abertura de pasta de 0,25 mm.
• QFN68L: pads periféricos de 0,2 × 0,55 mm com passo de 0,35 mm; a referência indica abertura de máscara de 0,3 × 0,65 mm e abertura de pasta de 0,2 × 0,55 mm. O pad exposto tem dimensão nominal de 5,49 mm × 5,49 mm, com faixa de 5,39–5,59 mm.

Antes de liberar o footprint, confira o desenho do encapsulamento e as regras de estêncil e máscara de solda da montadora.

6.2. Regras gerais de PCB¶

• Mantenha curtas e largas as malhas BUCK e faça a corrente de retorno passar perto da malha de comutação.
• Afaste as regiões de RF, cristal, GPADC e áudio das fontes chaveadas, dos clocks do display, dos motores e dos carregadores.
• Roteie as interfaces de memória de alta velocidade e do display sobre um plano de referência GND contínuo.
• Coloque a proteção ESD perto dos conectores e faça os sinais passarem primeiro pelo dispositivo de proteção.
• Preveja pontos de teste suficientes para alimentação, boot, depuração, RF e calibração de produção.

6.2.1. Afastamentos de fabricação de referência¶

Os valores a seguir foram transcritos dos diagramas de regras de referência PTH e HDI de seis camadas da SiFli. Eles não substituem as regras atuais do fabricante para o stack-up selecionado.

Na matriz de afastamento entre elementos da mesma rede das figuras-fonte, apenas algumas células estão marcadas como 0 mm; as células em branco não estão especificadas. Não presuma que combinações não indicadas também permitem 0 mm. Confirme todas as regras com o fabricante antes de liberar o layout.

6.2.2. Layout de alimentação e terra¶

• Posicione os indutores e capacitores DC-DC perto dos pinos. Mantenha BUCK_VSW curto e largo, reduza a área do laço, conecte o terra dos capacitores de saída ao plano por várias vias e use largura superior a 0,25 mm na trilha de feedback BUCK_VOUT. Não coloque cobre na camada externa nem trilhas sem relação sob o indutor; use um plano de terra contínuo na camada adjacente.
• Posicione os capacitores de PVDD_PMU1 (pino 67) perto do pino e use trilha com pelo menos 0,3 mm de largura. Coloque os capacitores LDO/IO perto dos pinos correspondentes; dimensione as trilhas conforme a corrente de carga e mantenha-as curtas e largas nos trechos em que o ripple ou a estabilidade sejam críticos.
• Conecte o pad exposto do QFN diretamente ao terra principal por várias vias, sobretudo perto das regiões de RF e PMU. Nos encapsulamentos BGA145 e BGA169, as bolas de terra RF são C12, C13, D12 e E13; conecte-as ao terra principal conforme o mapa de bolas do BGA145, os mapas do BGA169 para o dispositivo 1 e para o dispositivo 2. D2 e B3 são bolas de terra do PMU no BGA169; no BGA145, D2 é PA79 e B3 é BUCK2_VOUT. Não conecte bolas de terra distintas entre si usando cobre na camada externa.

Esclarecimento com base na figura original: O texto original repete E13 na lista das bolas de terra RF. Já a figura de terra RF identifica AVSS_TRF em C13, AVSS_RRF em E13, AVSS_BB em C12 e AVSS_VCO em D12. As coordenadas acima seguem os rótulos da figura; confira-as no mapa de bolas do encapsulamento escolhido antes de rotear.

6.2.3. EMI, ESD e proteção¶

Quando possível, roteie clocks e trilhas de alimentação ruidosas nas camadas internas. Coloque os dispositivos ESD junto ao conector para que cada sinal passe pela proteção antes de entrar na placa, sem ramificações; use uma trilha de aterramento curta e larga, com via direta para o plano. Para carregamento USB, coloque o ponto de teste no lado do conector em relação ao TVS. Na entrada da bateria, coloque o TVS entre o conector e a carga da placa, de modo que o caminho até o chip passe primeiro pelo TVS, e mantenha curta sua conexão de terra.

6.3. Roteamento das interfaces¶

As trilhas de clock devem ser curtas, blindadas e afastadas de sinais digitais rápidos. Controle a impedância da trilha de RF em 50 Ω e mantenha compacta a rede de casamento. Controle o comprimento das trilhas de memória e do display conforme a velocidade e agrupe-as por barramento. Os sinais de áudio e GPADC devem ter blindagem e ficar afastados das correntes de comutação.

6.3.1. Posicionamento e roteamento dos cristais¶

• Posicione cada cristal dentro da área blindada, a mais de 1 mm da borda da placa e a mais de 5 mm de fontes de calor como PA, carregador e PMU. Mantenha pelo menos 0,25 mm de afastamento ao redor do cristal.
• Roteie as trilhas do cristal de 48 MHz na camada superior, com 3–10 mm de comprimento e 0,1 mm de largura. Mantenha pelo menos 0,15 mm entre 48M_XI e 48M_XO, conforme o modelo original de roteamento, e faça blindagem de terra tridimensional. Afaste as trilhas de VBAT, DC-DC e sinais de alta velocidade. O texto original pede uma área sem cobre nas camadas superior e adjacente sob a região do cristal e proíbe a passagem de trilhas sem relação por essa região.
• Roteie as trilhas do cristal de 32,768 kHz na camada superior, com no máximo 10 mm de comprimento e 0,1 mm de largura. Mantenha pelo menos 0,15 mm entre XI e XO e faça blindagem de terra tridimensional. O texto original pede uma área sem cobre nas camadas superior e adjacente sob a região do cristal e proíbe a passagem de trilhas sem relação por essa região.

6.3.2. RF e interfaces de alta velocidade¶

Posicione a rede de casamento RF perto do chip, não da antena. Coloque o capacitor AVDD_BRF junto ao pino e conecte seu terra diretamente ao terra principal. Roteie RF na camada superior, sem mudança de camada, e controle a impedância em 50 Ω. O texto original recomenda largura superior a 10 mil, enquanto o checklist classifica ≥10 mil como obrigatório. Preserve a diferença entre recomendação e mínimo da lista e determine a largura final para obter 50 Ω no stack-up escolhido. Use blindagem de terra tridimensional e vias de costura nos dois lados; evite cantos agudos e mantenha DC-DC, VBAT, clocks e sinais I2C/SPI/SDIO/I2S/UART de alta velocidade longe da região RF.

Roteie MIPI_DSI como pares diferenciais de 100 Ω e ajuste o comprimento dos pares de dados em relação ao par de clock. Ajuste também os comprimentos dos barramentos OPI PSRAM e LCDC SPI/QSPI. Quando viável, proteja com terra as trilhas de clock e I2C e evite trechos longos em paralelo com sinais sem relação.

6.3.3. Roteamento analógico¶

Faça blindagem de terra tridimensional nas trilhas GPADC e mantenha-as afastadas dos caminhos ruidosos de medição de tensão da bateria e temperatura. Confira a impedância do divisor e a corrente de fuga diante do tempo de acomodação necessário.

6.4. Checklist do layout da PCB¶

Cada tabela abaixo corresponde a uma área de revisão do layout da PCB. Quando não houver a coluna “Aplica-se a”, a linha vale para todas as variantes abrangidas pela planilha.

6.4.1. Encapsulamento¶

6.4.2. Alimentação¶

6.4.3. Posicionamento de capacitores e indutores da alimentação¶

6.4.4. Clock¶

Esclarecimento sobre a fonte: O texto original pede uma área sem cobre nas camadas superior e adjacente sob a região do cristal; o checklist cita a camada superior em uma PCB de 4 camadas e as camadas 2 e 3 quando necessário. No entanto, os modelos originais de roteamento de 48 MHz e de 32,768 kHz mostram um plano de terra L2 sob as trilhas XI/XO. A documentação da SiFli não esclarece se a área sem cobre se aplica apenas sob o encapsulamento do cristal ou também à área das trilhas, nem como os requisitos de camada se relacionam. Confirme com a SiFli a área sem cobre necessária antes de liberar o layout; não faça suposições.

6.4.5. Botões¶

6.4.6. RF¶

6.4.7. Sinais de alta velocidade¶

6.4.8. ADC¶

6.4.9. Pontos de teste¶

6.4.10. GND¶

Última atualização: 2026-10-12