Guia de projeto de hardware do SF32LB57x — Clock, RF e interfaces de usuário¶

5.3. Geração de clock¶

A geração de clock abrange o cristal principal de 48 MHz, o cristal RTC de 32,768 kHz e as condições de calibração que afetam a RF, o Bluetooth, a precisão do RTC e o comportamento em baixo consumo. Considere a seleção dos cristais e as restrições de layout durante a revisão do esquemático e o posicionamento na PCB.

5.3.1. Cristal principal de 48 MHz¶

Parâmetros recomendados:

Segundo o guia-fonte, a potência dissipada pelo cristal diminui quando CL e ESR são menores. Reserve, ao lado do cristal de 48 MHz, uma área para um capacitor de ajuste em paralelo. Para cristais com CL abaixo de 12 pF, a fonte informa que esse capacitor não precisa ser instalado.

Requisitos de layout:

• Aproxime o cristal dos pinos do chip e, de preferência, posicione-o dentro da área da blindagem.
• Mantenha-o afastado do PA, do carregador, do PMU, dos conversores DC/DC, da bateria e de trilhas digitais de alta velocidade.
• Quando viável, faça o roteamento na camada superior, com largura de trilha de 0,1 mm e comprimento de 3 mm a 10 mm. Mantenha pelo menos 0,15 mm entre as trilhas 48M_XI e 48M_XO, conforme a figura de layout da fonte.
• Respeite a área de exclusão do cristal na camada superior indicada no projeto de referência e não passe sinais sob o cristal. A fonte traz orientações conflitantes sobre o cobre de terra na camada adjacente; consulte a nota a seguir.
• Use blindagem tridimensional de terra, mas não aproxime o terra excessivamente das trilhas de oscilação.

A faixa especificada de capacitância de carga do cristal de 48 MHz é de 7 pF a 12 pF, com cerca de 8,8 pF recomendados. Valide o cristal escolhido com o circuito oscilador no hardware do produto e confirme o erro de frequência. Inclua a calibração do cristal no bring-up de produção; não presuma que a configuração padrão do software seja adequada para todos os cristais.

5.3.2. Cristal RTC de 32,768 kHz¶

Parâmetros recomendados:

Segundo a fonte, valores menores de CL e ESR reduzem a potência dissipada pelo cristal. As opções de 7 pF e 11,5 pF não exigem capacitor externo de ajuste. Para outros valores de capacitância de carga, meça o circuito para determinar o ajuste necessário.

Requisitos de layout:

• Aproxime o cristal do chip e mantenha as trilhas curtas.
• Mantenha a largura das trilhas em 0,1 mm e o comprimento em, no máximo, 10 mm. Mantenha pelo menos 0,15 mm entre 32K_XI e 32K_XO, conforme a figura de layout da fonte, e adicione blindagem tridimensional de terra.
• Respeite a área de exclusão do cristal na camada superior indicada no projeto de referência e não passe sinais sob o cristal. A fonte traz orientações conflitantes sobre o cobre de terra na camada adjacente; consulte a nota a seguir.
• Afaste a área do cristal de fontes de ruído, como alimentação, RF, USB, SDIO, clock do display e circuito de carga.

A capacitância CL do cristal de 32,768 kHz deve corresponder à configuração do registrador: para 7 pF, use PMUC->LXT_CR->CAP_SEL = 0; para 11,5 pF, use PMUC->LXT_CR->CAP_SEL = 1. Confirme essa configuração no firmware antes do EVT, pois a maioria dos cristais recomendados é de 7 pF, enquanto alguns padrões do firmware podem usar outra opção de capacitância de carga.

5.3.3. Saídas de clock de baixo consumo¶

Nos modos Sleep, DeepSleep, Standby e Hibernate, os pinos PA24 a PA27 podem fornecer o clock RC10K ou um clock de 32,768 kHz.

Nos modos Sleep, DeepSleep e Standby, PA24 a PA27 também podem fornecer um clock PWM gerado pelo LPTIM2, com frequência de até 16 kHz.

5.4. RF¶

5.4.1. Esquemático de RF¶

Principais requisitos do esquemático de RF:

• Reserve uma rede de casamento π no caminho da antena para filtrar emissões espúrias e ajustar a antena.
• O esquemático de referência mostra posições NC para os capacitores em derivação e um capacitor série de 15 pF / 50 V. A fonte também informa que uma antena já adaptada em impedância não precisa de componentes adicionais de casamento. Confirme quais posições devem ser montadas com base no projeto da antena e nas medições de RF; a montagem ilustrada não é universal.
• Posicione a rede de casamento perto do pino de RF do chip, não junto à antena.
• Posicione o capacitor de filtro de AVDD_BRF perto do chip e conecte o terra diretamente ao terra principal por vias próximas.
• Planeje a antena, a rede de casamento, a proteção ESD de RF e o conector como um único caminho de sinal.

5.4.2. Layout de RF na PCB¶

Requisitos de layout na PCB:

• Faça o roteamento da trilha de RF como uma linha single-ended de 50 Ω.
• Prefira o roteamento na camada superior, com o mínimo possível de vias e mudanças de camada.
• Evite ângulos agudos e curvas de 90 graus.
• Adicione cobre de terra e cercas de vias nos dois lados.
• Mantenha uma referência de terra contínua sob a trilha de RF.
• Afaste a RF dos conversores DC/DC, cristais, USB, SDIO, clocks do display, caminhos de alta corrente do carregador e outras regiões ruidosas.

5.4.3. Bring-up e calibração de RF¶

Verifique o desempenho de RF por meio de medições; a conectividade correta no esquemático é apenas o ponto de partida.

Verificações recomendadas durante o bring-up de RF:

• Confirme o erro de frequência e a estabilidade de partida do cristal de 48 MHz.
• Use testes conduzidos para verificar a potência de transmissão, o erro de frequência, a sensibilidade do receptor e a qualidade da modulação.
• Ajuste a rede de casamento π com o gabinete, a bateria, a blindagem e o posicionamento final da antena.
• Verifique o desempenho de RF com o display ligado, durante a carga, com USB/SDIO/atualização do display em funcionamento, com o motor ativo e durante a operação de áudio.
• Garanta que o gabarito de teste de produção permita calibrar o cristal, realizar testes básicos de RF e gravar o firmware.

5.5. Interfaces de usuário¶

5.5.1. Display, toque e retroiluminação¶

Revise o display, o toque e a retroiluminação como um único grupo de interfaces, pois a temporização do painel, a sequência de alimentação, o roteamento do FPC, o despertar pelo toque, a proteção ESD e o ruído da retroiluminação costumam interagir durante o bring-up da placa.

5.5.2. Seleção da interface de display¶

O LCDC do SF32LB57x aceita vários tipos de interface de display, dependendo do modelo específico.

Observações e exemplos comuns de display:

• O controlador de display aceita SPI de 3 e 4 linhas, SPI com duas ou quatro linhas de dados, RGB de 16 bits, MCU 8080 de 16 bits, EPD de 16 bits e JDI serial/paralelo.
• As profundidades de cor incluem RGB888, RGB666, RGB565 e RGB111; a resolução máxima pode chegar a 1024 x 1024. Confirme os modos exatos aceitos pelo modelo escolhido.
• Em projetos de alta resolução, avalie desde o início a largura de banda da interface, a RAM do display, a largura de banda da PSRAM e a estratégia de atualização.
• Se o projeto não exigir uma pinagem personalizada, use como ponto de partida um grupo de IO adaptado no SDK ou em um projeto de referência para a interface do painel selecionado. O roteamento por matriz é flexível, mas um grupo de IO já suportado pelo software reduz os riscos de desenvolvimento do driver e de bring-up.
• A inicialização do painel, a sequência de alimentação e o modo de interface devem seguir o datasheet do fabricante do painel.

As tabelas a seguir mostram o mapeamento exato entre sinais e pinos para cada tipo de interface de display. Use a tabela correspondente à interface do painel escolhido.

LCDC_IF24 a LCDC_IF29 não são usados em nenhum modo RGB.

5.5.3. Diretrizes para display e toque¶

• Controle a alimentação do display e da retroiluminação de forma independente; por padrão, mantenha ambas desligadas ao ligar o sistema, salvo quando o produto exigir outro comportamento.
• Para clocks de display de alta velocidade, reserve a posição de um resistor em série e, opcionalmente, de um capacitor NC em derivação para ajuste de EMI.
• Mantenha o FPC, o conector do display e as trilhas de toque afastados da área da antena de RF.
• Se o toque precisar despertar o sistema, conecte INT a um GPIO capaz de gerar o despertar.
• Compatibilize os domínios de tensão de IO do display, do controlador de toque e do MCU.
• Adicione proteção ESD às interfaces de display e toque expostas ao ambiente externo.
• Prefira grupos de pinos dedicados para os sinais de display SPI/QSPI. Para RGB, 8080, EPD e outras interfaces paralelas de alta velocidade, selecione grupos adequados à saída de alta velocidade e mantenha a temporização consistente no layout.
• Quando SPI/QSPI usar roteamento por matriz, mantenha o clock em 50 MHz ou menos e configure a capacidade de acionamento do GPIO como DS1 = 0, DS0 = 1.
• Para sinais RGB, MCU8080 e EPD acima de 30 MHz, prefira o roteamento por matriz em PA22 a PA50; PA52 a PA54 podem transportar apenas B1 a B6.

5.5.4. Sequência de bring-up do display¶

Faça o bring-up do display por etapas para evitar alterar muitas variáveis de uma só vez:

1. Verifique a alimentação, o reset, a retroiluminação/habilitação e a leitura do ID do painel.
2. Exiba cores sólidas na menor velocidade estável da interface; confirme a ordem RGB, a profundidade de cor e o sentido de varredura.
3. Verifique as janelas de atualização parcial, o sinal TE, a sincronização de quadros e o comportamento dos modos comando/vídeo.
4. Aumente a velocidade da interface gradualmente e, em seguida, adicione LVGL, ePicasso, DMA e o controle de brilho da retroiluminação.
5. Por fim, valide suspensão, despertar, display desligado/ligado, conexão e desconexão do carregador e operação com Bluetooth conectado.

Se houver ruído visual, tearing, cores incorretas ou falhas intermitentes de atualização, verifique primeiro a inicialização do painel, a temporização da interface, o formato de pixel, a janela de atualização, a coerência do cache e a integridade dos sinais no FPC.

5.5.5. Áudio¶

Avalie o áudio como um subsistema sensível a ruído: verifique em conjunto a polarização do microfone, as referências de áudio, as entradas analógicas, as saídas do DAC, os clocks de áudio digital, o controle do PA externo e a acústica do gabinete.

O SF32LB57x oferece duas entradas ADC analógicas, cada uma compatível com entrada single-ended ou diferencial; uma saída DAC analógica diferencial, que requer um PA externo para acionar alto-falante ou fone de ouvido; e duas interfaces PDM, que atendem até quatro microfones digitais no total.

5.5.6. Entrada de áudio analógico¶

Diretrizes:

• Posicione os capacitores de desacoplamento de MIC_BIAS, AUD_VREF e AVDD33_AUD perto do chip.
• Adicione um capacitor de bloqueio de DC à entrada do microfone analógico; recomenda-se 2,2 µF ou mais.
• Posicione os componentes de entrada analógica perto dos pinos do chip.
• Mantenha ADCP e as demais trilhas analógicas curtas, protegidas e afastadas de fontes de ruído.
• Quando um GPIO multiplexado for usado como entrada analógica, configure o pino com alta impedância conforme necessário.

O circuito de referência mostra, para cada microfone, polarização por um resistor de 1 kΩ, desacoplamento da polarização de 4,7 µF, um capacitor série de entrada de 2,2 µF e um capacitor de 10 nF entre a entrada ADC e o terra. Esses valores pertencem ao circuito ilustrado; valide-os para o microfone e o projeto de entrada analógica escolhidos.

O diagrama de referência conecta dois microfones a cada interface PDM, compartilhando os sinais de clock e dados dessa interface. Os pinos SELECT dos microfones são configurados de forma diferente para os canais esquerdo e direito, e cada microfone tem um capacitor local de 100 nF para desacoplamento da alimentação. O diagrama identifica os sinais de dados como PDM1_DAT e PDM2_DAT, enquanto a tabela usa PDM1_DATA e PDM2_DATA; confirme os nomes exatos dos pinos e da matriz para o dispositivo escolhido.

5.5.7. Saída de áudio analógico¶

Diretrizes:

• Faça o roteamento de DACP/DACN como um par diferencial.
• Mantenha o par curto, com comprimentos casados e afastado de RF, DC/DC, USB, SDIO e clocks do display.
• Posicione as redes RC de adaptação da saída perto do chip.
• Mantenha a capacitância parasita dentro dos limites exigidos pelo áudio.
• Mantenha limpos e curtos os caminhos de alimentação e referência de áudio.

Siga o circuito recomendado na Figura 5.5-3. O filtro passa-baixa diferencial dentro da caixa tracejada deve ficar próximo aos pinos do chip para suprimir interferências de alta frequência e melhorar a relação sinal-ruído da saída de áudio.

O estágio NS4150B ilustrado usa alimentação de +5 V, capacitores de acoplamento DAC de 100 nF, resistores de entrada de 43,2 kΩ e PA51 para habilitar o amplificador, com pull-down de 5,1 MΩ. O desenho indica corrente estática de 3 mA para o amplificador, 0,1 µA em desligamento e 0,6 µA pelo pull-down. Esses valores são do circuito de exemplo, não especificações universais de PA; valide-os para o amplificador escolhido e os requisitos do sistema.

5.5.8. Áudio digital¶

Para I2S e PDM:

• Compatibilize a tensão de IO do periférico.
• Verifique o comprimento das trilhas de clock, a diafonia e a continuidade do plano de referência de terra.
• Revise a sequência de alimentação dos microfones, do codec, do PA e do MCU.
• Garanta que os periféricos de áudio digital entrem em um estado seguro durante a suspensão.

5.5.9. Validação de áudio¶

Problemas de áudio frequentemente envolvem ao mesmo tempo o hardware, o gabinete, o ganho configurado no software e o ruído da alimentação. Valide:

• O ruído em repouso, durante a gravação, durante a reprodução e durante a carga.
• A diafonia durante a atualização do display, a transmissão Bluetooth, a vibração do motor, a conexão USB e a atividade do SDIO.
• A tensão de polarização do microfone, a polaridade e a capacitância do capacitor de bloqueio de DC e a faixa de modo comum da entrada.
• O nível diferencial de saída de DACP/DACN, o casamento da carga e a faixa de entrada do PA externo.
• A frequência de clock, o mapeamento de canais e a configuração da taxa de amostragem de PDM/I2S.

5.5.10. Câmera¶

A interface de câmera aceita DVP de até 16 bits, SPI com 2 linhas de dados e QSPI com 4 linhas de dados.

Diretrizes:

• Confirme a largura da interface, o clock, os sinais de sincronização, as linhas de dados e o pinmux.
• Permita que o MCU controle a alimentação, o reset, PWDN e o clock da câmera.
• Agrupe as trilhas de dados e clock da câmera por comprimento e mantenha-as afastadas de RF e sinais analógicos.
• Garanta uma referência de terra contínua para o roteamento de câmera em alta velocidade.
• Adicione proteção ESD ao conector ou FPC da câmera quando necessário.

Sequência recomendada de bring-up da câmera:

• Primeiro, confirme a alimentação, o reset, PWDN, MCLK e o caminho de controle I2C/SPI da câmera.
• Leia o ID do sensor e verifique a tabela de inicialização e o formato de saída.
• Use um modo de baixa resolução e baixa taxa de quadros para validar PCLK, VSYNC, HSYNC/HREF e o mapeamento das linhas de dados.
• Aumente a resolução e a taxa de quadros somente depois de estabilizar o caminho básico; em seguida, teste em conjunto com a atualização do display, gravações no armazenamento e conexão Bluetooth.

Para câmeras DVP de 10 bits, use conexão de 8 bits quando houver poucos GPIOs; conecte todos os bits de dados somente se o projeto tiver GPIOs disponíveis suficientes.

5.5.11. Botões e motor¶

• O botão de ligar/reset deve usar PA34 com nível ativo alto; o pino permanece em nível baixo por padrão e vai para nível alto quando pressionado. PA34 aceita reset por hardware ao manter o botão pressionado por 10 segundos; o resistor pull-down de 10 kΩ deve ficar na placa principal.
• Em projetos de botões GPADC com divisor resistivo, diferencie os botões pela tensão do divisor e coloque um capacitor de filtro de 0,1 µF para terra perto do pino, para melhorar a precisão da amostragem.
• A escada resistiva ilustrada usa resistores de botão de 1,1 kΩ, 2,8 kΩ e 5,1 kΩ, além de um pull-down de 10 kΩ e um capacitor de filtro de 100 nF. Use esses valores como referência e valide os limiares do ADC considerando a tensão de alimentação e as tolerâncias dos resistores do projeto.
• Adicione proteção ESD aos botões externos.

Ao implementar o feedback háptico, use o circuito de referência do motor vibratório do SF32LB57x. Em produtos de baixo consumo, recomenda-se que a alimentação do motor seja comutável; o pino PWM/de controle não deve conflitar com os requisitos de boot, display, armazenamento ou depuração.

Última atualização: 2026-10-21