Guia de projeto de hardware SF32LB56x — Diretrizes de layout da PCB¶

6. Diretrizes de layout da PCB¶

6.1. Footprint e stack-up¶

A variante U usa um encapsulamento QFN68L de 68 pinos, com 7 × 7 × 0,75 mm e passo de pinos de 0,35 mm. O QFN aceita PTH; a SiFli recomenda uma estrutura de quatro camadas com PTH e fan-out de todos os pinos na camada superior. A variante V usa um encapsulamento WBBGA de 175 esferas, com 6,5 × 6,1 × 0,94 mm, passo de 0,4 mm e esferas de 0,25 mm de diâmetro. Ela não aceita PTH e exige HDI. Faça o fan-out das duas fileiras externas de esferas na camada superior e das demais esferas nas camadas internas. Antes de liberar o layout, confirme que o fabricante da PCB aceita a estrutura de camadas, a máscara de solda e a estratégia de fan-out escolhidas.

6.2. Roteamento crítico¶

6.2.1. Roteamento dos clocks¶

Coloque os cristais dentro da blindagem metálica, a mais de 1 mm da borda da placa e, de preferência, a pelo menos 5 mm de componentes que geram calor, como PA, carregador e PMU. Mantenha outros metais e componentes a pelo menos 0,25 mm do circuito do cristal. Quando possível, roteie o cristal de 48 MHz na camada superior; mantenha as trilhas com 3–10 mm de comprimento e 0,075 mm de largura, com blindagem tridimensional de GND. Afaste-as de VBAT, DC-DC e sinais de alta velocidade. Roteie o cristal de 32,768 kHz na camada superior, com comprimento máximo de 10 mm, largura de 0,075 mm e espaçamento mínimo de 0,15 mm entre 32K_XI e 32K_XO. Mantenha livres a camada superior e as camadas adjacentes sob as duas áreas de cristal; nenhuma outra trilha deve cruzá-las.

6.2.2. Roteamento de RF¶

Roteie RF como uma trilha single-ended de 50 Ω com impedância controlada, de preferência com mais de 10 mil de largura e na camada superior; evite vias e cantos agudos. Posicione a rede de casamento perto do chip, não da antena. Coloque o capacitor de filtragem de AVDD_BRF perto do pino do chip e conecte seu GND diretamente ao GND principal por uma via. Faça blindagem contínua de GND e vias de stitching nos dois lados da trilha RF. Mantenha fora da área RF e de suas camadas inferiores as fontes de alimentação de alto di/dt, clocks de alta velocidade e sinais I2C, SPI, SDIO, I2S e UART. Conecte de modo confiável ao GND principal AVSS_RF1/2/3 na variante U e AVSS_RRF, AVSS_TRF, AVSS_TRF2 e AVSS_BB na variante V.

6.2.3. Alimentação e GND¶

Coloque o indutor BUCK e os capacitores de filtro perto dos pinos do chip. Mantenha BUCK_LX curta e larga; BUCK_FB deve ter pelo menos 0,25 mm de largura. Não crie uma região de cobre na camada superior sob o indutor; mantenha um plano de GND contínuo na camada adjacente e não passe outras trilhas pela área do indutor. Conecte os GND dos capacitores de saída BUCK ao plano principal com várias vias. Coloque o capacitor PVDD perto do pino e roteie PVDD de forma curta e larga; conecte PVSS ao GND principal por vias. Coloque os capacitores de desacoplamento de LDO e I/O perto dos pinos correspondentes e dimensione as trilhas de alimentação conforme a corrente da carga.

6.2.4. Áudio e sinais analógicos¶

Alimente AVDD33_ANA e AVDD33_AUD por redes em estrela independentes, proteja as trilhas com GND e mantenha-as afastadas de fontes de ruído de alta corrente. Coloque os capacitores de filtragem de AVDD33_AUD, MIC_BIAS e AUD_VREF perto dos respectivos pinos e conecte seus GND diretamente ao GND principal. Roteie ADCP/ADCN como um par diferencial curto, protegido por GND, com os componentes associados perto do chip. Roteie DACP/DACN como par diferencial, com capacitância parasita abaixo de 10 pF e comprimento inferior a 2 cm, afastado de interferências fortes. Proteja as trilhas GPADC com GND e mantenha-as afastadas do ruído dos circuitos de medição da tensão da bateria e da temperatura.

6.2.5. USB e SDIO¶

Roteie USB D+/D− (PA17/PA18) como par diferencial de 90 Ω, protegido por GND. Coloque os dispositivos ESD perto do conector e faça os sinais passarem por eles antes de chegar ao chip; não faça derivações antes do dispositivo de proteção. Conecte o GND do dispositivo ao GND principal por trilhas curtas e largas e vias. A variante U tem uma interface SDIO; a variante V tem SDIO1 e SDIO2. Roteie os sinais SDIO em grupo, com comprimento total máximo de 50 mm e diferença de comprimento dentro do grupo de no máximo 6 mm. Faça blindagem de GND no clock e proteção de GND também nos sinais DATA e CMD.

6.2.6. EMI, ESD e pontos de teste¶

Evite percursos longos na camada superficial, fora da blindagem, para sinais ruidosos de clock e alimentação; use camadas internas quando possível. Coloque dispositivos TVS/ESD perto do conector correspondente. Roteie cada sinal primeiro pelo dispositivo de proteção e conecte o pad de GND do dispositivo ao GND principal com trilhas curtas e largas e vias. Coloque o ponto de teste do cabo de carga USB antes da TVS; coloque a TVS do conector da bateria antes da plataforma da bateria, para que os cabos externos passem pela TVS antes de chegar ao chip. Conecte adequadamente a malha de GND sob o chip ao plano de GND principal usando vias cegas/enterradas.

6.3. Checklist do layout da PCB¶

Cada tabela abaixo corresponde a uma área de revisão do layout da PCB. Quando não houver a coluna “Aplica-se a”, a linha vale para todas as variantes abrangidas pela planilha de origem.

6.3.1. Encapsulamento¶

6.3.2. Alimentação¶

6.3.3. Posicionamento de capacitores e indutores da alimentação¶

6.3.4. Clock¶

6.3.5. Botões¶

6.3.6. RF¶

6.3.7. Áudio¶

6.3.8. ADC¶

6.3.9. Pontos de teste¶

6.3.10. GND¶

Última atualização: 2026-10-12