Guia de projeto de hardware SF32LB56-MOD¶

1. Introdução¶

SF32LB56-MOD é uma família de módulos MCU Bluetooth de baixo consumo e uso geral da SiFli, baseada na série SF32LB56xV.

Este guia usa o datasheet DS5602-SF32LB56-MOD V0.3 como referência e reúne as informações específicas do módulo necessárias para projetar o esquemático, planejar o layout da PCB, validar o hardware e preparar a produção. O conteúdo inclui as variantes de memória, a interface de 89 pinos, três trilhos de alimentação, interfaces de display/áudio/armazenamento, o posicionamento da antena, requisitos de manuseio e o checklist do esquemático.

2. Visão geral do dispositivo¶

2.1 Arquitetura¶

O SF32LB56-MOD usa uma plataforma de MCU com dois núcleos da série SF32LB56xV. O HCPU processa aplicações e gráficos, enquanto o LCPU executa tarefas sempre ativas com baixo consumo. O HCPU é um núcleo Arm Cortex-M33 STAR-MC1 de até 240 MHz; o LCPU é do mesmo tipo, de até 96 MHz. Ambos oferecem suporte a FPU e MPU.

O módulo oferece conectividade Bluetooth 5.3, aceleração gráfica, entrada e saída de áudio, interfaces de memória externa, USB 2.0 FS, SD/SDIO/eMMC, I2S, UART, I2C, SPI, PWM, GPADC e acesso para depuração e download de programas.

2.2 Variantes¶

2.3 Principais recursos de hardware¶

2.4 Aplicações típicas¶

Entre as aplicações típicas estão smartwatches avançados, pulseiras inteligentes, equipamentos médicos vestíveis, dispositivos de fitness, painéis de controle para bicicletas elétricas, chaves automotivas, controles remotos vestíveis para veículos, eletrodomésticos inteligentes, fechaduras inteligentes, dispositivos com interface HMI gráfica, hubs de sensores industriais, terminais de monitoramento industrial, hubs de sensores de baixo consumo e dispositivos Bluetooth Mesh.

3. Projeto em resumo¶

3.1 Resumo de engenharia em uma página¶

3.2 Componentes externos recomendados¶

3.3 Árvore de alimentação¶

VDD_3V3 alimenta PVDD, AVDD33_ANA, AVDD33_AUD, AVDD_BRF, VDDIOA2 e a Flash interna do módulo. A SiFli recomenda um LDO para esse trilho. VDD_1V8 alimenta a memória integrada ao MCU, e VDDIO alimenta as portas de E/S VDDIOA/VDDIOB do MCU.

3.4 Diagrama de blocos do sistema¶

O diagrama de blocos do módulo mostra o MCU SF32LB56xV, os recursos de memória, o caminho de RF, a opção de antena, as entradas de alimentação e os grupos de interfaces externas.

4. Fluxo de projeto de hardware¶

4.1 Sequência de projeto¶

1. Selecione a variante de memória conforme o tamanho do firmware, os recursos gráficos, a necessidade de armazenamento externo e o custo-alvo.
2. Escolha a variante com antena na PCB ou antena externa antes de congelar o projeto mecânico.
3. Defina a arquitetura dos trilhos VDD_3V3, VDD_1V8 e VDDIO e confirme que as três tensões sobem simultaneamente.
4. Atribua os pinos de display, armazenamento, USB, áudio, sensores, despertar, depuração e teste de produção.
5. Resolva conflitos de recursos compartilhados, principalmente SDIO versus MPI3 e os pinos PA06–PA11 usados pela Flash interna.
6. Inclua capacitores de desacoplamento, proteção ESD, pull-down de PWRKEY e resistores em série para LCD e UART de depuração.
7. Posicione o módulo respeitando a área livre e a folga necessárias para a antena.
8. Antes da liberação, revise o esquemático e a PCB com o checklist da Seção 7.

4.2 Sequência de revisão¶

Faça a revisão por etapas: esquemático, multiplexação de pinos, sequência de alimentação, RF/antena, layout, bring-up da primeira unidade, validação de RF, avaliação ambiental e de confiabilidade e teste de produção.

4.3 Marcos¶

5. Projeto do esquemático¶

5.1 Sistema de alimentação¶

5.1.1 Alimentação¶

VDD_3V3, VDD_1V8 e VDDIO devem subir simultaneamente. Coloque um capacitor de 4,7 µF próximo a cada pino de alimentação do módulo. Embora VDDIO possa operar de 1,7 V a 3,6 V, o datasheet informa separadamente que PA00–PA11 têm nível fixo de 3,3 V e não acompanham VDDIO.

5.1.2 Modos de operação¶

BOOT_MODE seleciona o comportamento de inicialização: nível alto para o modo de download e nível baixo para o modo de usuário. Mantenha a rede BOOT_MODE em um nível estável durante o reset e a programação em produção. PB32/PWRKEY aciona o reset quando PWRKEY permanece em nível alto por 10 s; para isso, é necessário um resistor pull-down de 10 kΩ.

5.2 Temporização e RF¶

5.2.1 Clock¶

A plataforma do módulo usa um oscilador a cristal de 48 MHz e oferece osciladores RC de baixo consumo de 1 MHz/48 MHz, um oscilador RC de consumo ultrabaixo de 10 kHz e um oscilador a cristal opcional de 32,768 kHz. Mantenha o layout e o aterramento dos circuitos de clock de acordo com o projeto de referência do módulo e evite processos ultrassônicos que possam submeter o cristal interno a esforço mecânico.

5.2.2 RF¶

O módulo aceita a antena PCB integrada ou uma antena externa por meio de um conector compatível com IPEX. Valide a distância de comunicação e o desempenho de RF no gabinete final, não apenas em bancada aberta.

5.3 Interfaces de usuário¶

5.3.1 Display¶

O controlador LCD aceita o modo serial DBI SPI, Dual-SPI, Quad-SPI, o modo paralelo 8080, DPI/RGB e JDI. A figura de atribuição de pinos recomendada no datasheet associa os grupos LCD_DPI_24, LCD_DPI_8, LCD_QSPI, LCD_8080, E-Paper e os grupos no estilo Raspberry Pi aos pinos do módulo.

Adicione resistores em série de 33–100 Ω às linhas de sinal RGB do LCD. Mantenha curtas e consistentes as trilhas dos sinais RGB, da interface SPI do display e do painel de toque; preveja proteção contra ESD nas interfaces expostas do painel de toque e dos conectores.

5.3.2 Áudio¶

O módulo disponibiliza saídas analógicas do DAC de áudio, MIC_BIAS, MIC_ADC_IN, I2S e pinos compatíveis com PDM. O DAC de áudio é uma saída de 24 bits que aceita taxas de amostragem de 8 kHz a 48 kHz, com SNR e faixa dinâmica de 109 dB. O ADC de áudio é uma entrada Sigma-Delta de 24 bits que aceita taxas de amostragem de 8 kHz a 48 kHz, com SNR e faixa dinâmica de 99 dB.

Afaste as trilhas de áudio analógico dos nós de comutação ruidosos, dos clocks do LCD e das estruturas de feed da antena (ponto e linha de alimentação de RF). Posicione os filtros de MIC_BIAS e MIC_ADC_IN perto do circuito do microfone conectado.

5.3.3 Botões¶

PB32 é a entrada PWRKEY e permite acionar o reset mantendo PWRKEY em nível alto por 10 s. Instale o resistor pull-down de 10 kΩ exigido e evite que o circuito do botão fique flutuante durante o transporte, no Deep Sleep ou nas sequências de alimentação.

5.3.4 Motores e cargas PWM¶

Os pinos identificados como GPTIM na figura de atribuição de pinos recomendada do datasheet aceitam saída PWM. Use drivers externos para motores, retroiluminação, buzzers e outras cargas; não acione cargas indutivas ou de corrente elevada diretamente pelos GPIOs do módulo.

5.4 Armazenamento e conectividade¶

5.4.1 Armazenamento¶

A família de módulos oferece Flash principal conforme a SKU, OPI-PSRAM de 4+8 MB e Flash QSPI-NOR de backup de 1 MB. O MPI3 pode conectar Flash SPI NOR ou SPI NAND externa, mas PA06–PA11 estão conectados por padrão à Flash interna do módulo e não ficam disponíveis externamente. SDIO e MPI3 compartilham recursos de E/S e não podem ser usados simultaneamente.

5.4.2 Sensores¶

O GPADC oferece conversão de 12 bits, taxa de amostragem de até 4 MS/s, faixa de entrada single-ended de 0–3,3 V, faixa diferencial de -2,1 V a +2,1 V, disparo por software ou hardware e DMA. Os pinos identificados como GPADC_CHx aceitam entrada analógica; mantenha as trilhas analógicas curtas, filtradas e afastadas do ruído de comutação do LCD e de RF.

5.4.3 UART/I2C¶

A UART aceita operação full-duplex de até 6 Mbps. O I2C oferece os modos Standard de 100 kbps, Fast de 400 kbps, Fast-mode Plus de 1 Mbps e High-speed de 3,4 Mbps. Muitos GPIOs são multiplexados como PAxx_I2C_UART ou PBxx_I2C_UART; confirme o plano final de multiplexação antes de congelar o esquemático.

UART4_TXD no pino 6 e UART4_RXD no pino 7 formam a porta serial padrão de console e permitem download e depuração do programa. PA16 e PA17 podem ser multiplexados como DBG_UART e requerem resistores em série de 100 Ω quando usados para download e depuração.

5.4.4 USB, SPI, SDIO e I2S¶

USB2.0 FS aceita os modos Host/Device e inclui PHY integrado. O SPI aceita os formatos SSP/SPI e Microwire; o SPI de HPSYS opera até 48 MHz e o de LPSYS até 24 MHz. O SDMMC1 aceita SD 3.0, SDIO 3.0 e eMMC 4.5.1 nos modos SDR e DDR; o SDMMC2 aceita funções SD/SDIO/eMMC nos modos SDR até 48 MHz. O I2S aceita os modos master/slave, full-duplex e os formatos left/right/standard, com largura PCM de até 24 bits.

5.5 Fabricação¶

5.5.1 Depuração¶

SWDIO no pino 79 e SWCLK no pino 80 são os pinos SWD de depuração e download. Mantenha o acesso ao SWD em protótipos iniciais e gabaritos de produção. Disponibilize também a interface padrão de download/depuração UART4, a menos que o produto tenha outro método de programação aprovado.

5.5.2 Produção¶

Reserve pontos de acesso em produção para alimentação, terra, modo de inicialização, reset/PWRKEY, SWD, download UART e qualquer interface de calibração na placa ou teste de RF. O software de teste final deve cobrir inicialização, Flash, display, painel de toque, áudio, USB, sensores, comunicação RF, comportamento de suspensão/despertar e consumo de corrente.

6. Layout da PCB¶

6.1 Mecânica e footprint¶

O módulo mede 18,0 × 32,9 × 3,1 mm. Use o footprint recomendado no datasheet e confirme com a montadora da PCB o padrão de pads, a expansão da máscara de solda, as aberturas do estêncil, a área de exclusão e o limite de ocupação do componente (courtyard).

6.2 Posicionamento da antena¶

Se o produto usar a antena PCB integrada, mantenha a área da antena livre de componentes e metal. Sempre que possível, posicione o módulo de modo que a área da antena ultrapasse a borda da placa portadora, com o ponto de alimentação próximo à borda da placa.

Se a antena não puder ultrapassar a borda da placa, reserve uma área livre de pelo menos 15 mm. Não coloque cobre, trilhas ou componentes nessa área e, sempre que viável, remova o material da placa portadora sob a antena PCB.

6.3 Conector para antena externa¶

Para projetos com antena externa, o datasheet descreve um conector de antena externa de primeira geração compatível com a série Hirose U.FL, I-PEX MHF I e Amphenol AMC.

6.4 Checklist de layout¶

7. Validação do hardware¶

7.1 Características elétricas¶

A alimentação de E/S é VDD. VOH e VOL são medidos com uma carga de alta impedância.

7.2 Consumo de corrente¶

7.3 Checklist do esquemático¶

7.4 Armazenamento, manuseio e montagem¶

8. Documentos relacionados¶

9. Apêndices¶

9.1. Apêndice A. Referência de planejamento de pinos¶

A DS5602 V0.3 contém a tabela completa de definição dos 89 pinos e a vista superior do pinout. A tabela abaixo destaca os pinos e grupos de sinais que mais afetam o risco do esquemático, o acesso à inicialização/depuração ou o planejamento de recursos compartilhados.

10. Histórico de revisões¶

10.1. Histórico de revisões do guia¶

10.2. Histórico de revisões do datasheet de origem¶

Última atualização: 2026-10-19