Guia de projeto de hardware SF32LB58x — Diretrizes de layout da PCB¶
Parte do guia de projeto de hardware SF32LB58x
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6. Diretrizes de layout da PCB¶
6.1. Projeto do footprint do encapsulamento¶
A série SF32LB58x usa um encapsulamento BGA256 com dimensões de 8,5 mm × 6,5 mm × 0,94 mm, passo de esferas de 0,4 mm e diâmetro nominal de 0,25 mm. Consulte o datasheet oficial para obter todos os dados de qualificação do encapsulamento.
Valores de altura do encapsulamento divergentes nas fontes
O texto do guia da SiFli informa uma altura de 0,94 mm. No desenho do encapsulamento BGA256, a dimensão A é de 0,91 mm nominal, com faixa de 0,84 a 1,04 mm. Os valores são conflitantes. Se a altura afetar a folga mecânica ou o encaixe no gabinete, não escolha um deles sem confirmação da SiFli; use a especificação confirmada do encapsulamento.
6.2. Empilhamento de camadas da PCB¶
A série SF32LB58x permite a montagem de componentes em uma ou em ambas as faces. A PCB deve usar tecnologia HDI; placas PTH não são compatíveis. Recomenda-se o empilhamento 6HDI-2. A estrutura de referência da figura especifica espessura final da placa de 0,8 mm ± 10% (cerca de 32 mil nominais).
6.3. Regras gerais de projeto da PCB¶
Consulte no datasheet oficial a figura com as regras gerais de projeto da PCB (dimensões em mm). As regras de referência indicam largura mínima e recomendada de trilha de 0,075 mm e máxima de 2 mm; distância mínima de 0,075 mm entre trilhas, vias, pads, componentes SMD, textos e áreas de cobre; afastamento de 0,25 mm da borda da placa; e distância de 0,1 mm entre furos e entre os corpos dos componentes. Confirme os valores finais com o fabricante da PCB.
6.3.1. Projeto de vias cegas¶
Consulte no datasheet oficial as figuras de projeto das vias cegas entre as camadas 1–2 e 1–3 (dimensões em mm). As vias cegas metalizadas de referência têm 0,23 mm de diâmetro e furo de 0,10 mm.
6.3.2. Projeto de vias enterradas¶
Consulte no datasheet oficial a figura de projeto da via enterrada entre as camadas 2–5 (dimensões em mm). A via enterrada metalizada de referência tem 0,40 mm de diâmetro e furo de 0,20 mm.
6.4. Fanout das trilhas¶
As duas primeiras fileiras de esferas do BGA são direcionadas pela camada superior; as demais são levadas às camadas internas por meio de vias.
6.5. Roteamento da interface de clock¶
Posicione o cristal sob a blindagem metálica, a mais de 1 mm da borda da PCB e o mais longe possível de componentes que geram calor, como o PA, o circuito carregador e a PMU. O ideal é manter uma distância superior a 5 mm para evitar desvios na frequência do cristal. Mantenha outros metais e componentes a pelo menos 0,25 mm da zona de exclusão do cristal.
Roteie o cristal de 48 MHz na camada superior, com trilhas de 3 a 10 mm de comprimento e 0,075 mm de largura, sob blindagem 3D completa. Mantenha-as afastadas de VBAT, DC/DC e sinais de alta velocidade. Não passe outras trilhas pela camada superior nem pela camada adjacente sob o cristal de 48 MHz.
Roteie o cristal de 32,768 kHz na camada superior, com trilhas de até 10 mm de comprimento e 0,075 mm de largura. Mantenha pelo menos 0,15 mm entre as trilhas paralelas 32K_XI e 32K_XO e use blindagem 3D completa. Não passe outras trilhas pela camada superior nem pela camada adjacente sob o cristal.
Confirme com a SiFli as camadas da zona de exclusão do cristal
O guia de layout especifica uma zona de exclusão (keep-out) na camada de superfície e na camada adjacente abaixo de cada área de cristal. A planilha de verificação especifica zonas sem cobre nas camadas 1, 2 e 3 de uma PCB de quatro camadas. As fontes divergem quanto à inclusão da camada 3. Não infira o requisito final para essa camada; confirme-o com a SiFli.
6.6. Roteamento da interface RF¶
Posicione o circuito de casamento RF o mais perto possível do chip, e não junto à antena. Coloque o capacitor de desacoplamento da alimentação RF AVDD_BRF o mais perto possível do pino do chip, com as vias do terminal de terra caindo diretamente no plano de terra principal.
Sempre que possível, roteie as trilhas RF na camada superior para evitar vias que possam prejudicar o desempenho de RF. Recomenda-se largura superior a 10 mil, blindagem 3D completa e evitar ângulos agudos ou retos. Acrescente vias de terra para blindagem ao longo dos dois lados da trilha RF e controle sua impedância em 50 Ω. Mantenha DC-DC, VBAT e sinais digitais de alta velocidade — como os do cristal, dos clocks de alta frequência e das interfaces I2C/SPI/SDIO/I2S/UART — fora da área de roteamento RF. AVSS_RRF, AVSS_TRF, AVSS_TRF2, AVSS_VCO e AVSS_BB são pinos de terra do circuito RF e devem ser aterrados corretamente; coloque vias cegas diretamente nos pads e conecte-as ao terra principal.
6.7. Roteamento da interface de áudio¶
Posicione o capacitor de desacoplamento da alimentação de áudio AVDD33_AUD próximo ao respectivo pino e conecte seu terminal de terra ao plano principal de terra. Faça o mesmo com o capacitor de desacoplamento da alimentação do microfone MIC_BIAS. Posicione também o capacitor de desacoplamento de AUD_VREF próximo ao respectivo pino.
AU_ADC1P/AU_ADC1N e AU_ADC2P/AU_ADC2N são os dois pares de entrada analógica. Posicione os componentes associados o mais perto possível dos pinos, roteie cada par P/N como um par diferencial com trilhas tão curtas quanto possível, aplique blindagem 3D e mantenha afastadas outras fontes de interferência intensa.
AU_DAC1P/AU_DAC1N e AU_DAC2P/AU_DAC2N são os dois pares de saída analógica. Posicione os componentes associados o mais perto possível dos pinos e roteie cada par P/N como um par diferencial com menos de 2 mm. A capacitância parasita das trilhas deve ser inferior a 10 pF, e a largura da trilha diferencial deve ser de 0,075 mm. Aplique blindagem 3D ao par e mantenha afastadas outras fontes de interferência intensa.
Limites de comprimento das trilhas DAC divergentes nas fontes
O guia de layout especifica comprimento inferior a 2 mm para as trilhas DAC, enquanto a planilha de verificação especifica comprimento inferior a 2 cm (20 mm). Os limites diferem por um fator de dez. Não escolha nem substitua um limite sem confirmação da SiFli.
6.8. Roteamento da interface USB¶
Posicione o capacitor de desacoplamento de AVDD33_USB e o resistor de calibração USB2_REXT perto de seus respectivos pinos. Antes de chegar ao chip, as trilhas USB devem passar pelos pinos do componente de proteção ESD; conecte o pino de terra desse componente ao terra principal. Roteie USB DP/DN como par diferencial com impedância diferencial controlada em 90 Ω e aplique blindagem 3D.
6.9. Roteamento da interface SDIO¶
O SF32LB58x oferece duas interfaces SDIO: SDIO1 e SDIO2. Roteie juntos todos os sinais de cada interface, sem separá-los. O comprimento total das trilhas deve ser de até 50 mm, e a diferença de comprimento entre sinais do mesmo grupo, de até 6 mm. Aplique blindagem 3D ao clock SDIO e também aos sinais DATA e CMD.
6.10. Roteamento da interface DSI¶
Posicione o capacitor de desacoplamento de AVDD18_DSI e o resistor de calibração DSI_REXT perto de seus respectivos pinos. Roteie os sinais DSI como pares diferenciais com impedância diferencial controlada em 100 Ω e ajuste os comprimentos de clock e dados: a diferença dentro de cada par deve ser de até 0,5 mm e, entre pares, de até 2 mm. Aplique blindagem 3D a cada par diferencial.
Limites de casamento entre pares DSI divergentes nas fontes
O guia de layout limita a diferença de comprimento entre pares a 2 mm e a diferença dentro de cada par a 0,5 mm. A planilha de verificação exige que cada par de dados acompanhe o par de clock com diferença máxima de 200 mil (5,08 mm). As fontes divergem no limite entre pares. Não escolha um limite sem confirmação da SiFli; mantenha explícitos os dois critérios durante a revisão.
6.11. Roteamento do circuito DC-DC¶
Posicione o indutor de potência e os capacitores de desacoplamento do circuito DC-DC perto dos pinos do chip. Mantenha as trilhas BUCK_LX tão curtas e largas quanto possível para reduzir a indutância do circuito. Adicione vias de terra aos terminais de terra de todos os capacitores de saída DC-DC e conecte-as ao plano de terra principal. A trilha de realimentação BUCK_FB deve ter largura superior a 0,25 mm. Não faça preenchimento de cobre na camada superior sob o indutor; mantenha a camada adjacente como plano de referência de terra contínuo e não passe outras trilhas pela área do indutor.
6.12. Roteamento da alimentação¶
PVDD1 e PVDD2 são entradas de alimentação da PMU integrada. Posicione os capacitores de desacoplamento perto dos pinos e use trilhas tão largas quanto possível, nunca inferiores a 0,5 mm. PVSS1 e PVSS2 são pinos de terra da PMU e devem ser conectados ao terra principal por vias. Não os deixe desconectados, pois isso prejudica o desempenho geral da PMU.
6.13. Roteamento das entradas de alimentação de LDO e I/O¶
Posicione os capacitores de desacoplamento de todas as saídas LDO e entradas de alimentação de I/O perto dos respectivos pinos. Dimensione a largura das trilhas conforme a corrente exigida e mantenha-as tão curtas e largas quanto possível para reduzir a ondulação da alimentação e melhorar a estabilidade do sistema.
6.14. Roteamento de outras interfaces¶
As redes de sinal dos pinos GPADC exigem blindagem 3D completa e devem ficar afastadas de outras fontes de interferência, como os circuitos de medição do nível da bateria e da temperatura.
As redes dos pinos de entrada e saída de clock, como a saída de 32 kHz, também exigem blindagem 3D completa e devem ficar afastadas de outras fontes de interferência.
6.15. Roteamento de terra sob o chip¶
A rede de terra sob a região central do SF32LB58x deve ser interligada por trilhas para formar um plano de terra adequado, conectado ao plano principal por vias cegas ou enterradas.
6.16. EMI e ESD¶
Fora da blindagem metálica, evite trilhas longas na camada superior. Sinais de clock, alimentação e outros que possam gerar interferência devem ser roteados em camadas internas. Posicione os dispositivos de proteção ESD perto dos pinos do conector e faça os sinais passarem por eles antes de qualquer derivação. Conecte os pinos de terra dos dispositivos ESD ao terra principal por vias e mantenha curtas e largas as trilhas dos pads de terra para reduzir a impedância e melhorar a proteção ESD.
6.17. Outras considerações¶
Posicione os pontos de teste da linha de carregamento USB antes do diodo TVS. Na linha do conector da bateria, posicione o TVS antes da conexão à plataforma e roteie o sinal para que passe pelo TVS antes de chegar ao chip. Mantenha tão curtas quanto possível as trilhas dos pinos de terra do TVS.
A fonte não define o ponto de referência para posicionar o TVS
A fonte chinesa orienta instalar o TVS do conector da bateria “antes da plataforma” (平台), mas não identifica o nó ou ponto de conexão correspondente. Confirme esse ponto de referência com a SiFli em vez de inferi-lo. A fonte também exige que o caminho passe pelo TVS antes de chegar ao chip e que a trilha de terra do TVS seja curta.
Para evitar que a máscara de solda cubra os pads e preservar a confiabilidade das juntas, posicione as vias dos pads BGA no centro das esferas, sem deslocamento. Para melhorar o rendimento de fabricação, consulte as figuras de referência das conexões das esferas BGA.
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