Guia de projeto de hardware SF32LB55x — Projeto do esquemático¶

5. Diretrizes de projeto do esquemático¶

5.1. Sistema de alimentação¶

O SF32LB551 em QFN68L não tem os pinos VDD2, BUCK2_VSW, BUCK2_VOUT, LDOVCC2_VOUT nem AVDD_DSI. Consulte as tabelas de alimentação e capacitores apenas para os pinos presentes no encapsulamento escolhido. Os encapsulamentos BGA oferecem duas saídas BUCK; BUCK2 pode operar em modo BUCK ou LDO, mas recomenda-se o modo BUCK. QFN68L oferece uma saída BUCK.

Coloque os capacitores necessários perto dos respectivos pinos, mantenha compactos os laços de corrente do BUCK e confirme o modo BUCK/LDO antes do layout. O circuito de reset e os tempos de POR/BOR devem ser verificados no hardware real.

As fontes divergem: a tabela 3-3 do guia de aplicação de hardware em chinês da SiFli e o item 9 do checklist de esquemático V1.0 especificam 1 µF para VDD_RTC, enquanto C0313 no esquemático de referência do guia está marcado como 0,1 µF. As fontes não explicam quando cada valor se aplica. Confirme com a SiFli o valor exigido para o dispositivo específico antes de liberar o projeto; não resolva a divergência por suposição.

Alimente VDD1 e VDD2 simultaneamente; o SF32LB551 não tem VDD2. Faça o pull-up de RSTN para o domínio da tensão de entrada de VDD1 e conecte um capacitor de 0,1 µF ao GND. O esquemático de referência identifica a alimentação do pull-up como 1,8 V/3,3 V e usa um resistor de 10 kΩ; escolha o nível correspondente ao domínio VDD1 do projeto. A Figura 5.1-1 mostra POR em 1,50 V, BOR configurável de 2,5 V a 1,5 V e uma marca RSTN de 0,7 V. A medida da Figura 5.1-3 apresenta cerca de 700 µs entre a subida da alimentação e a liberação do reset nesse exemplo; não é um atraso garantido para todos os projetos.

Conforme a nota de aplicação de hardware da SiFli, selecione um indutor BUCK de 4,7 µH com resistência em corrente contínua DCR ≤ 0,4 Ω e corrente de saturação Isat ≥ 450 mA.

5.2. Modo de boot¶

Mode em nível alto seleciona o download após a energização; em nível baixo, inicia o programa do usuário. Garanta que os gabaritos de teste de produção possam forçar o estado de boot necessário e que o gabinete do produto ou as limitações de acesso para teste não bloqueiem os pinos relacionados ao boot.

O pino Mode compartilha o domínio de tensão de VDDIOA. Use um resistor externo de 10 kΩ para conectá-lo à alimentação correspondente ou ao GND e manter o nível estável; não o deixe flutuante nem sujeito a comutações involuntárias. As placas de produção devem ter um ponto de teste Mode para gravação do firmware e calibração do cristal; não precisam de jumper. Nas placas de teste, reserve um jumper para recuperar uma aplicação travada por meio da inicialização no modo de download.

5.3. Geração de clock¶

Posicione os dois cristais perto do chip, com trilhas curtas e simétricas e espaço para os capacitores de ajuste. Mantenha essas redes afastadas das fontes de ruído de RF, BUCK, display e motor.

5.4. RF¶

O circuito de RF do SF32LB55x integra uma rede de casamento e filtragem de banda larga. Dimensione a trilha de RF para impedância característica de 50 Ω e reserve uma rede π para filtrar emissões espúrias e ajustar o casamento da antena. Defina os valores finais por testes com a antena e a PCB reais. Se a antena escolhida já estiver casada, normalmente não será necessário montar componentes adicionais na rede reservada.

Mantenha um plano de referência GND contínuo sob a trilha de RF. Posicione a rede de casamento perto do chip e o filtro de AVDD_BRF perto do pino. Afaste da área de RF as trilhas de DC-DC, VBAT, cristais, clocks de alta frequência, SPI, SDIO, I2S e UART.

O circuito RF de referência coloca C0323 (15 pF/50 V) em série com ANT e deixa as duas posições para GND, C0318 e C0319, sem montagem (NF). São valores de exemplo, não valores universais de casamento de antena.

5.5. Interfaces de memória e armazenamento¶

O SF32LB55x oferece OPI PSRAM, NOR/NAND Flash e PSRAM por QSPI, além de eMMC ou Micro SD por SDIO. A escolha do encapsulamento afeta os pinos e as interfaces disponíveis; por isso, a seleção das memórias deve ser concluída antes de fixar a atribuição dos pinos e de revisar o empilhamento da PCB.

BGA145 oferece um canal de OPI PSRAM externa; BGA169 oferece dois. As tabelas 5.5-1 a 5.5-3 descrevem a configuração BGA145 e as duas memórias BGA169, não três canais em um mesmo encapsulamento. As tabelas QSPI correspondem a QSPI2, QSPI3 e QSPI4. As tabelas SDIO abrangem SDIO1 nos modos de 4/8 bits e SDIO2 no modo de 4 bits.

Prefira QSPI2 para PSRAM QSPI externa. Se um GPIO do HCPU controlar a alimentação de uma PSRAM OPI/QSPI externa, use um pino HCPU do tipo PU, com nível alto para ligar e baixo para desligar. Para comutar a alimentação VDD_SIP da Flash interna, use PA58 com a mesma polaridade. Peça ao FAE da SiFli uma avaliação do espaço Flash para os algoritmos de acelerômetro e frequência cardíaca do LCPU antes de decidir se adiciona NOR Flash em QSPI4.

As tabelas originais usam indicações de direção inconsistentes. No esquemático de referência BGA145, nos esquemáticos de referência BGA169 para a memória 1 e para a memória 2, os pinos PA37/PA20 e PA07/PA08 do MCU, respectivamente, controlam CS# e CLK da PSRAM externa. Por isso, as tabelas abaixo descrevem CS# e CLK pelo ponto de vista do MCU: saída do MCU e entrada da PSRAM. Os esquemáticos não definem uma direção fixa para DQS/DM; consulte a função e a direção no datasheet da PSRAM selecionada.

Cada PSRAM ilustrada usa 1,8 V, três capacitores de 0,1 µF e um de 1 µF/6,3 V. RESET# e NC/CLK# sem conexão são específicos da memória mostrada; confira o datasheet da peça escolhida.

5.6. Interfaces de display e toque¶

As opções de display incluem MIPI DSI, SPI/QSPI, MCU8080 e JDI. Escolha o painel antes de atribuir os pinos e rotear a PCB, para avaliar em conjunto a largura da interface, o clock, o controle de alimentação, a interrupção do painel de toque e a estratégia de retroiluminação.

As interfaces JDI paralela e serial podem usar os grupos de sinais multiplexados do lado PA (LCDC1) ou do lado PB (LCDC2). As tabelas a seguir mostram apenas as atribuições PA/LCDC1. A SiFli recomenda a interface PB/LCDC2. O guia-fonte não fornece uma tabela de atribuição pino a pino para LCDC2; confirme a atribuição efetiva na tabela de funções multiplexadas do chip, sem inferi-la pelas tabelas LCDC1.

Notas de atribuição dos pinos do display:

• TE também pode usar outro GPIO do grupo PA.
• Se o painel aceitar o sinal TE pelo DSI, não é necessário um pino TE separado.
• RESET também pode usar outro GPIO do grupo PB.

Notas de atribuição dos pinos do display:

• TE pode usar PA77 ou outro GPIO do grupo PA configurado para simular esse sinal.
• RESET pode usar qualquer GPIO. Para um display sempre ativo (AOD), a SiFli recomenda um GPIO do grupo PB.

Notas de atribuição dos pinos do display:

• TE pode usar PA77 ou outro GPIO do grupo PA configurado para simular esse sinal.
• RESET pode usar qualquer GPIO. Para um display sempre ativo (AOD), a SiFli recomenda um GPIO do grupo PB.

O guia de aplicação de hardware da SiFli identifica RDX como sinal de strobe de leitura, mas termina a descrição com “para gravar dados”. Isso contradiz o nome RDX e o sinal WRX de strobe de escrita associado; aqui, a frase é tratada como um erro de redação da fonte. O suporte à leitura e seus tempos dependem do controlador de display escolhido; confirme-os no datasheet desse controlador.

Para BL_PWM, use um GPIO com a função GPTIM1_CHx e configure um estado adequado de pull-up ou pull-down para evitar que a retroiluminação seja ligada inesperadamente durante a partida a frio.

5.7. Interfaces de despertar, GPADC e produção¶

Planeje as conexões de despertar, analógicas e de depuração, bem como o acesso à produção, considerando o gabinete e o gabarito de teste. Os pinos de despertar precisam de níveis de repouso definidos e proteção ESD; os divisores do GPADC devem equilibrar o tempo de estabilização e a corrente de fuga; e o acesso para depuração e gravação deve permanecer disponível nas etapas EVT e de produção.

O SF32LB55x oferece quatro fontes de despertar do HCPU (WKUP_A0–WKUP_A3) e seis do LCPU (WKUP_B0–WKUP_B5). Cada fonte desperta a CPU correspondente; apenas as seis fontes do LCPU permitem despertar o sistema a partir de Hibernate. Nenhuma das dez entradas pode ficar flutuante: adicione pull-up ou pull-down externo conforme a função para evitar corrente de fuga durante o repouso.

No circuito de referência, KEY1 conecta-se a PB48 com pull-up de 10 kΩ para VDD_1V8, proteção ESD e um capacitor. A rede KEY2 mostra pull-ups de 10 kΩ, proteção ESD e conexões selecionáveis por jumper para PA08, PA77 ou PA78; C0004 está marcado como NF (não montado). São exemplos de circuito, não uma lista de pinos capazes de despertar o sistema: PA08 não consta na tabela 5.7-1. Selecione nessa tabela a entrada compatível que será usada e mantenha cada entrada em um nível de repouso definido.

Use um GPIO com GPTIM1_CHx para o PWM do motor. Selecione o comportamento PU/PD adequado para evitar acionamento indevido na partida a frio. O circuito usa GPIO17 (PA44), um transistor como chave no lado do GND e um pull-down de 1 MΩ no gate, com alimentação de 3 V para o motor e uma fonte separada de 3,3 V para o MCU.

O guia de aplicação de hardware da SiFli descreve um GPADC de cinco canais e 10 bits, com faixa de entrada de 0–0,9 V. Em um projeto conservador, conecte VIN diretamente somente se estiver abaixo de 0,9 V; para tensões maiores, use um divisor que mantenha VADC abaixo de 0,9 V. Para medir a bateria, a fonte sugere uma relação R1:R2 próxima de 5:1 e resistores na faixa de MΩ: reduzir a corrente aumenta o tempo de estabilização. O circuito acrescenta um capacitor de 0,1 µF entre VADC e GND. Use VADC = VIN × R2 / (R1 + R2) e confira a tensão máxima da bateria e as tolerâncias; as correntes da tabela 5.7-2 se referem a VIN = 4,2 V, não a todas as condições de bateria.

Discrepância entre fontes: o guia de aplicação de hardware OpenSiFli, de maior prioridade descreve um GPADC de 10 bits e cinco canais, com faixa de entrada de 0–0,9 V. O item 2 do checklist de esquemático V1.0 define o máximo de 1,0 V, mas não informa o número de canais. O datasheet SF32LB55x V1.7.2, seção 3.2.1 especifica oito entradas não diferenciais (single-ended) ou quatro pares diferenciais, com faixas de 0–1,1 V e −0,7 a 0,7 V, respectivamente; a tabela de pinos lista GPADC_CH0–CH7. O guia ADC atual do SDK também mapeia oito canais (0–7) e informa 1,1 V como tensão máxima de amostragem. A SiFli não explicou as diferenças no número de canais nem nos limites de tensão. Até obter esclarecimento por escrito, este guia mantém como base de projeto o critério da fonte de maior prioridade: cinco canais e faixa de entrada de 0–0,9 V. Mantenha VADC abaixo de 0,9 V; não trate 1,0 V ou 1,1 V como limites de projeto aprovados e confirme com a SiFli quais canais estão disponíveis para o número de peça e o encapsulamento escolhidos.

Conecte ao LCPU as interfaces I2C/SPI dos sensores de frequência cardíaca e do acelerômetro, além dos sinais de controle e das interrupções de despertar. Use conversores DC-DC, LDOs ou chaves de carga de baixo Iq para controlar a alimentação desses sensores conforme necessário.

O áudio Bluetooth externo usa UART1 do HCPU. Compatibilize os níveis lógicos ou adicione um conversor de nível; ao cortar a alimentação do módulo, desligue também a alimentação do conversor para evitar corrente de fuga. Se o módulo continuar alimentado em Standby e sua habilitação for ativa em nível baixo, use um GPIO do LCPU com comportamento PD padrão.

Não deixe UART RXD flutuante; habilite o pull-up interno na inicialização do firmware. UART3 é a porta de registro padrão. A SiFli oferece um gravador autônomo para gravação em produção e calibração dos cristais. Reserve ao menos VBAT, GND, VDDIOA, VDDIOB, RSTN, Mode, SWDIO, SWCLK, RXD1, TXD1, RXD3 e TXD3 como pontos de teste. O subconjunto do gabarito de teste de produção é VBAT, GND, boot_mode, VDDIOB, RXD3 e TXD3. VBAT e boot_mode são nomes usados no gabarito de teste da fonte; identifique a alimentação real da placa e a conexão Mode antes de conectar os cabos.

O desenho original conecta VDD_1V8 ao pino 1 (VTref), SWDIO ao pino 7 e SWCLK ao pino 9, por resistores em série de 22 Ω. O J-Link SWD padrão também usa o pino 1 para VTref, a entrada de referência da tensão-alvo, e não uma saída de alimentação da sonda de depuração. Verifique a orientação do conector e a compatibilidade com 1,8 V antes de conectar um cabo padrão.

Última atualização: 2026-10-19