SF32LB55x Hardware-Design-Leitfaden — Richtlinien für den Schaltplanentwurf¶

5. Richtlinien für den Schaltplanentwurf¶

5.1. Stromversorgungssystem¶

SF32LB551 im QFN68L besitzt keine Pins VDD2, BUCK2_VSW, BUCK2_VOUT, LDOVCC2_VOUT oder AVDD_DSI. Wenden Sie die Versorgungs- und Kondensatortabellen nur auf vorhandene Pins des gewählten Gehäuses an. BGA-Gehäuse bieten zwei BUCK-Ausgänge; BUCK2 unterstützt BUCK- oder LDO-Betrieb, wobei BUCK empfohlen wird. QFN68L bietet einen BUCK-Ausgang.

Platzieren Sie die erforderlichen Kondensatoren nahe an den zugehörigen Pins, halten Sie die BUCK-Stromschleifen kompakt und prüfen Sie den BUCK-/LDO-Betriebsmodus vor Beginn des PCB-Layouts. Die Reset-Schaltung und das POR-/BOR-Timing sollten an der realen Hardware überprüft werden.

Die Quellen widersprechen sich: Tabelle 3-3 des chinesischen SiFli-Hardware-Anwendungshinweises und Punkt 9 der Schaltplan-Checkliste V1.0 nennen 1 µF für VDD_RTC, während C0313 im Referenzschaltplan des Anwendungshinweises mit 0,1 µF beschriftet ist. Die Quellen erläutern nicht, wann welcher Wert gilt. Klären Sie den erforderlichen Wert für das konkrete Gerät vor der Designfreigabe mit SiFli; lösen Sie den Widerspruch nicht durch Annahmen.

VDD1 und VDD2 müssen gleichzeitig eingeschaltet werden; SF32LB551 hat kein VDD2. Ziehen Sie RSTN auf die Eingangsspannungsdomäne von VDD1 hoch und verbinden Sie einen 0,1-µF-Kondensator mit Masse. Die Referenzzeichnung kennzeichnet die Pull-up-Versorgung mit 1,8 V/3,3 V und verwendet einen 10-kΩ-Widerstand; wählen Sie den Pegel passend zur VDD1-Spannungsdomäne des Designs. Abbildung 5.1-1 zeigt einen POR-Pegel von 1,50 V, einen von 2,5 V bis 1,5 V einstellbaren BOR und eine RSTN-Markierung bei 0,7 V. Die Messung in Abbildung 5.1-3 zeigt in diesem Beispiel etwa 700 µs zwischen dem Anstieg der Versorgungsspannung und der Freigabe von Reset; dies ist keine garantierte Verzögerung für jedes Design.

Wählen Sie gemäß SiFlis Hardware-Anwendungshinweis eine BUCK-Induktivität von 4,7 µH mit einem Gleichstromwiderstand DCR ≤ 0,4 Ω und einem Sättigungsstrom Isat ≥ 450 mA.

5.2. Boot-Modus¶

Bei High-Pegel wechselt der Chip nach dem Einschalten in den Download-Modus; bei Low-Pegel startet er das Benutzerprogramm. Stellen Sie sicher, dass Prüfvorrichtungen in der Fertigung den erforderlichen Boot-Zustand erzwingen können und dass die Boot-Pins trotz Produktgehäuse und eingeschränktem Testzugang erreichbar bleiben.

Der Mode-Pin gehört zur gleichen Spannungsdomäne wie VDDIOA. Halten Sie ihn mit einem externen 10-kΩ-Widerstand zur entsprechenden Versorgung oder zu GND auf einem stabilen Pegel; er darf weder offen bleiben noch unbeabsichtigt umschalten. Produktionsplatinen müssen einen Mode-Testpunkt für Firmware-Programmierung und Quarzkalibrierung vorsehen; ein Jumper ist dafür nicht erforderlich. Sehen Sie auf Testplatinen einen Jumper vor, damit eine hängende Anwendung durch Starten im Download-Modus wiederhergestellt werden kann.

5.3. Takterzeugung¶

Platzieren Sie beide Quarze nahe am Chip, halten Sie die Leiterbahnen kurz und symmetrisch und sehen Sie Footprints für Anpassungskondensatoren vor. Schützen Sie die Quarznetze vor Störungen durch RF, BUCK, Display und Motor.

5.4. RF¶

Das RF-Frontend des SF32LB55x enthält ein integriertes Breitband-Anpassungs- und Filternetzwerk. Legen Sie die RF-Leiterbahn mit einem Wellenwiderstand von 50 Ω aus und sehen Sie ein π-Anpassungsnetzwerk zur Filterung von Störaussendungen und zur Antennenanpassung vor. Bestimmen Sie die endgültigen Bauteilwerte anhand von Messungen mit der tatsächlichen Antenne und dem PCB-Layout. Ist die gewählte Antenne bereits angepasst, müssen im vorgesehenen Netzwerk normalerweise keine zusätzlichen Bauteile bestückt werden.

Führen Sie die RF-Leiterbahnen über einer durchgehenden Massefläche, platzieren Sie das Anpassungsnetzwerk möglichst nahe am Chip und den AVDD_BRF-Filter nahe am Pin. Halten Sie DC-DC-, VBAT-, Quarz-, Hochgeschwindigkeitstakt-, SPI-, SDIO-, I2S- und UART-Leiterbahnen vom RF-Bereich fern.

Die RF-Referenzschaltung setzt C0323 (15 pF/50 V) in Reihe mit ANT; die beiden Massezweige C0318 und C0319 bleiben unbestückt (NF). Dies sind Beispielwerte, keine universellen Antennenanpassungswerte.

5.5. Speicherschnittstellen¶

SF32LB55x unterstützt OPI-PSRAM, QSPI-NOR-/NAND-Flash und PSRAM sowie SDIO für eMMC oder Micro-SD. Da die Gehäuseauswahl die verfügbaren Pins und Schnittstellen beeinflusst, sollte die Speicherauswahl vor der Pin-Festlegung und der Prüfung des PCB-Lagenaufbaus abgeschlossen werden.

BGA145 bietet einen externen OPI-PSRAM-Kanal, BGA169 zwei. Tabellen 5.5-1 bis 5.5-3 beschreiben die BGA145-Konfiguration und die beiden BGA169-Speicherbausteine, nicht drei Kanäle in einem Gehäuse. Die QSPI-Tabellen entsprechen QSPI2, QSPI3 und QSPI4. Die SDIO-Tabellen zeigen SDIO1 im 4-/8-Bit-Modus und SDIO2 im 4-Bit-Modus.

Für externen QSPI-PSRAM wird QSPI2 empfohlen. Steuert ein HCPU-GPIO die Versorgung eines externen OPI/QSPI-PSRAM, verwenden Sie einen HCPU-Pin vom Typ PU: High schaltet ein, Low aus. Wird VDD_SIP für internen Flash geschaltet, verwenden Sie PA58 mit derselben Polarität (High schaltet ein, Low aus). Lassen Sie den Flashbedarf der LCPU-Beschleunigungs- und Herzfrequenzalgorithmen von SiFlis FAE bewerten, bevor Sie zusätzlichen NOR-Flash an QSPI4 vorsehen.

Die Richtungsangaben in den ursprünglichen OPI-Tabellen sind uneinheitlich. Im BGA145-Referenzschaltplan, im BGA169-Referenzschaltplan für Speicher 1 und im Referenzschaltplan für Speicher 2 steuern die MCU-Pins PA37/PA20 bzw. PA07/PA08 die CS#- und CLK-Pins des externen PSRAM. Die folgenden Tabellen geben CS# und CLK daher aus MCU-Sicht an: MCU-Ausgang, PSRAM-Eingang. Die Schaltpläne legen keine feste Richtung für DQS/DM fest; prüfen Sie Funktion und Richtung im Datenblatt des ausgewählten PSRAM.

Jeder gezeigte PSRAM verwendet 1,8 V, drei 0,1-µF-Kondensatoren und einen 1-µF/6,3-V-Kondensator. Die offenen RESET#- und NC/CLK#-Anschlüsse gelten für den dargestellten Speicher; prüfen Sie das Datenblatt des tatsächlich gewählten Bausteins.

5.6. Display- und Touch-Schnittstellen¶

Zu den Display-Optionen zählen MIPI DSI, SPI/QSPI, MCU8080 und JDI. Wählen Sie das Panel vor der Pin-Zuweisung und dem PCB-Routing aus, damit Schnittstellenbreite, Taktung, Stromversorgung, Touch-Interrupt und Hintergrundbeleuchtungsstrategie gemeinsam geprüft werden.

Für paralleles und serielles JDI stehen die multiplexierten Signalgruppen auf der PA-Seite (LCDC1) oder der PB-Seite (LCDC2) zur Verfügung. Die folgenden Tabellen zeigen nur die PA/LCDC1-Pinbelegung. SiFli empfiehlt die PB/LCDC2-Schnittstelle. Die Quell-Anleitung enthält keine Pin-für-Pin-Tabelle für LCDC2; prüfen Sie die konkrete Zuordnung in der Pin-Mux-Tabelle des Chips, statt sie aus den LCDC1-Tabellen abzuleiten.

Hinweise zur Display-Pinbelegung:

• Für TE kann auch ein anderer GPIO der PA-Gruppe verwendet werden.
• Unterstützt das Panel TE über DSI, ist kein separater TE-Pin erforderlich.
• Für RESET kann auch ein anderer GPIO der PB-Gruppe verwendet werden.

Hinweise zur Display-Pinbelegung:

• Für TE kann PA77 oder ein anderer PA-GPIO verwendet werden, der das Signal nachbildet.
• RESET kann jedem GPIO zugeordnet werden. Für ein Always-on-Display (AOD) empfiehlt SiFli einen GPIO der PB-Gruppe.

Hinweise zur Display-Pinbelegung:

• Für TE kann PA77 oder ein anderer PA-GPIO verwendet werden, der das Signal nachbildet.
• RESET kann jedem GPIO zugeordnet werden. Für ein Always-on-Display (AOD) empfiehlt SiFli einen GPIO der PB-Gruppe.

Der SiFli-Hardware-Anwendungshinweis bezeichnet RDX als Lese-Strobe-Signal, beendet die Beschreibung jedoch mit „zum Schreiben von Daten“. Das widerspricht sowohl dem Signalnamen RDX als auch dem zugehörigen WRX-Schreib-Strobe-Signal; hier wird es als Formulierungsfehler der Quelle behandelt. Ob ein Lesezugriff unterstützt wird und welche Zeitvorgaben gelten, hängt vom Displaycontroller ab. Prüfen Sie dessen Datenblatt.

Verwenden Sie für BL_PWM einen GPIO mit GPTIM1_CHx-Funktion. Legen Sie einen geeigneten Pull-up- oder Pull-down-Pegel fest, damit sich die Hintergrundbeleuchtung beim Kaltstart nicht unbeabsichtigt einschaltet.

5.7. Weck-, GPADC- und Fertigungsschnittstellen¶

Zugänge für Wecksignale, analoge Messungen, Debugging und Produktion sind unter Berücksichtigung des Gehäuses und der Fertigungsprüfvorrichtungen zu planen. Für die Weckpins sind definierte Ruhezustände und ESD-Schutz erforderlich. Bei GPADC-Spannungsteilern sind Einschwingzeit und Leckstrom abzuwägen. Debug- und Download-Zugänge müssen während EVT und Fertigung erreichbar bleiben.

SF32LB55x bietet vier HCPU-Weckquellen (WKUP_A0–WKUP_A3) und sechs LCPU-Weckquellen (WKUP_B0–WKUP_B5). Jede weckt ihre zugehörige CPU; aus Hibernate wecken nur die sechs LCPU-Quellen. Keiner der zehn Eingänge darf offen bleiben: Ergänzen Sie externe Pull-up- oder Pull-down-Widerstände passend zur Funktion, um Leckstrom im Schlafzustand zu vermeiden.

Im Referenzschaltplan ist KEY1 mit PB48 verbunden und über 10 kΩ nach VDD_1V8 hochgezogen; außerdem sind ESD-Schutz und ein Kondensator eingezeichnet. Das KEY2-Netzwerk zeigt 10-kΩ-Pull-ups, ESD-Schutz und per Jumper wählbare Verbindungen zu PA08, PA77 und PA78; C0004 ist mit NF (nicht bestückt) gekennzeichnet. Dies sind Schaltungsbeispiele, keine Liste weckfähiger Pins: PA08 ist in Tabelle 5.7-1 nicht aufgeführt. Wählen Sie den tatsächlich weckfähigen Eingang aus dieser Tabelle und sorgen Sie für einen definierten Ruhezustand aller Eingänge.

Verwenden Sie für Motor-PWM einen GPIO mit GPTIM1_CHx. Wählen Sie das passende PU/PD-Pinverhalten, damit der Motor beim Kaltstart nicht unbeabsichtigt anläuft. Die Referenzschaltung nutzt GPIO17 (PA44), einen Low-Side-Transistor und einen 1-MΩ-Gate-Pull-down sowie 3 V für den Motor und eine separate 3,3-V-MCU-Versorgung.

Der SiFli-Hardware-Anwendungshinweis beschreibt einen fünfkanaligen 10-Bit-GPADC mit einem Eingangsbereich von 0–0,9 V. Für ein konservatives Platinendesign darf VIN nur unter 0,9 V direkt angeschlossen werden; höhere Spannungen müssen geteilt werden, sodass VADC unter 0,9 V bleibt. Für Akkumessungen empfiehlt die Quelle R1:R2 etwa 5:1 und Widerstände im MΩ-Bereich: weniger Teilerstrom bedeutet längere Einschwingzeit. Die Schaltung enthält 0,1 µF von VADC nach Masse. Prüfen Sie mit VADC = VIN × R2 / (R1 + R2) die maximale Akkuspannung und Widerstandstoleranzen; die Ströme in Tabelle 5.7-2 gelten für VIN = 4,2 V, nicht für jeden Betriebsfall.

Quellenabweichung: Der höher priorisierte OpenSiFli-Hardware-Anwendungshinweis beschreibt einen 10-Bit-GPADC mit fünf Kanälen und einem Eingangsbereich von 0–0,9 V. Punkt 2 der Schaltplan-Checkliste V1.0 legt 1,0 V als Maximum fest, nennt aber keine Kanalzahl. Das Datenblatt SF32LB55x V1.7.2, Abschnitt 3.2.1 beschreibt acht Single-Ended-Eingänge oder vier differentielle Eingangspaare mit Bereichen von 0–1,1 V bzw. −0,7 bis 0,7 V; die Pin-Tabelle führt GPADC_CH0–CH7 auf. Der aktuelle SDK-ADC-Anwendungshinweis ordnet ebenfalls acht Kanäle (0–7) zu und nennt 1,1 V als maximale Abtastspannung. SiFli hat die Unterschiede bei Kanalzahl und Spannungsgrenzen nicht erklärt. Bis zur schriftlichen Klärung legt dieser Leitfaden weiterhin die Angaben der höher priorisierten Quelle als Entwurfsgrundlage zugrunde: fünf Kanäle und ein Eingangsbereich von 0–0,9 V. Halten Sie VADC unter 0,9 V, behandeln Sie 1,0 V und 1,1 V nicht als freigegebene Entwurfsgrenzen und bestätigen Sie die Kanalverfügbarkeit für das gewählte Gerät und Gehäuse.

Führen Sie I2C/SPI, Steuerung und Weckinterrupts von Herzfrequenz- und Beschleunigungssensoren über LCPU. Verwenden Sie DC-DC-Wandler, LDOs oder Lastschalter mit niedrigem Iq für bedarfsgerecht schaltbare Sensorversorgungen.

Externes Bluetooth-Audio kommuniziert über HCPU-UART1. Passen Sie die Spannungspegel an oder verwenden Sie einen Pegelwandler; schalten Sie beim Abschalten des Moduls gleichzeitig die Versorgung des Pegelwandlers ab, um Leckstrom zu vermeiden. Bleibt das Modul in Standby versorgt und ist sein Versorgungseingang low-aktiv, verwenden Sie einen LCPU-GPIO mit standardmäßigem PD-Verhalten.

UART RXD darf nicht offen bleiben; aktivieren Sie beim Firmwarestart den internen Pull-up. UART3 ist der Standard-Logport. SiFli bietet einen Offline-Programmierer für Fertigungsprogrammierung und Quarzkalibrierung. Reservieren Sie mindestens VBAT, GND, VDDIOA, VDDIOB, RSTN, Mode, SWDIO, SWCLK, RXD1, TXD1, RXD3 und TXD3 als Testpunkte. Für die Fertigung ist folgende Teilmenge vorgesehen: VBAT, GND, boot_mode, VDDIOB, RXD3 und TXD3. VBAT und boot_mode sind Prüfaufbau-Bezeichnungen der Quelle; ordnen Sie diese vor der Verdrahtung der tatsächlichen Platinenversorgung und Mode-Verbindung zu.

Die Quellzeichnung verbindet VDD_1V8 mit Pin 1 (VTref). SWDIO und SWCLK sind jeweils über einen 22-Ω-Serienwiderstand mit Pin 7 beziehungsweise Pin 9 verbunden. Standard-J-Link SWD verwendet Pin 1 ebenfalls als VTref, also als Eingang für die Zielspannungsreferenz und nicht als Stromversorgungsausgang des Debug-Probes. Prüfen Sie vor dem Anschluss eines Standardkabels die Steckerausrichtung und die Kompatibilität mit 1,8 V.

Zuletzt aktualisiert: 2026-10-21