Guide de conception matérielle SF32LB55x — Directives de conception du schéma¶

5. Directives de conception du schéma¶

5.1. Système d'alimentation¶

Le SF32LB551 en QFN68L ne possède pas les broches VDD2, BUCK2_VSW, BUCK2_VOUT, LDOVCC2_VOUT ni AVDD_DSI. Appliquez les tableaux d'alimentation et de condensateurs uniquement aux broches présentes sur le boîtier choisi. Les boîtiers BGA disposent de deux sorties BUCK ; BUCK2 accepte le mode BUCK ou LDO, le mode BUCK étant recommandé. QFN68L dispose d'une seule sortie BUCK.

Placez les condensateurs requis près des broches correspondantes, gardez les boucles de courant BUCK compactes et vérifiez le mode de fonctionnement BUCK/LDO avant le routage. Le circuit de réinitialisation et la temporisation POR/BOR devraient être vérifiés sur le matériel réel.

Les sources sont contradictoires : le tableau 3-3 du guide d'application matérielle chinois de SiFli et le point 9 de la liste de contrôle de schéma V1.0 indiquent 1 µF pour VDD_RTC, tandis que C0313 sur le schéma de référence du guide est marqué 0,1 µF. Les sources ne précisent pas les conditions d'application de chaque valeur. Avant la validation de la conception, confirmez auprès de SiFli la valeur requise pour le composant exact ; ne tranchez pas cette divergence par hypothèse.

Alimentez VDD1 et VDD2 simultanément ; le SF32LB551 n'a pas de VDD2. Reliez RSTN au domaine de tension d'entrée de VDD1 par une résistance de rappel et ajoutez 0,1 µF vers la masse. Le schéma de référence indique 1,8 V/3,3 V pour l'alimentation du rappel et utilise une résistance de 10 kΩ ; choisissez le niveau correspondant au domaine VDD1 de la conception. La Figure 5.1-1 montre un niveau POR de 1,50 V, un BOR configurable de 2,5 V à 1,5 V et un repère RSTN à 0,7 V. La mesure de la Figure 5.1-3 indique environ 700 µs entre la montée de l'alimentation et la levée de la réinitialisation dans cet exemple ; ce n'est pas un délai garanti pour toutes les conceptions.

Conformément à la note d'application matérielle de SiFli, choisissez une inductance BUCK de 4,7 µH avec DCR ≤ 0,4 Ω et un courant de saturation Isat ≥ 450 mA.

5.2. Mode de démarrage¶

Avec un niveau haut, la puce entre en mode de téléchargement après la mise sous tension ; avec un niveau bas, elle démarre le programme utilisateur. Assurez-vous que l'outillage de test en production peut imposer l'état de démarrage requis et que les broches de démarrage restent accessibles malgré le boîtier mécanique du produit et les contraintes d'accès aux points de test.

La broche Mode appartient au même domaine de tension que VDDIOA. Maintenez son niveau stable avec une résistance externe de 10 kΩ reliée à l'alimentation correspondante ou à GND ; ne la laissez pas flottante et évitez les transitions involontaires. Les cartes de production doivent prévoir un point de test Mode pour le flashage du firmware et l'étalonnage du quartz ; un cavalier n'est pas nécessaire. Sur les cartes de test, réservez un cavalier afin de pouvoir récupérer une application bloquée en démarrant en mode téléchargement.

5.3. Génération d'horloge¶

Placez les deux quartz près de la puce, gardez leurs pistes courtes et symétriques, prévoyez les empreintes des condensateurs d'adaptation et protégez leurs réseaux des perturbations RF, BUCK, d'affichage et de moteur.

5.4. RF¶

Le frontal RF du SF32LB55x intègre une technologie de filtrage et d'adaptation large bande. Maintenez l'impédance caractéristique de la piste RF de la PCB à 50 Ω et prévoyez un réseau d'adaptation en π pour filtrer les émissions parasites et adapter l'antenne. Déterminez les valeurs finales des composants par des essais avec l'antenne et la PCB réelles. Si l'antenne choisie est déjà adaptée, il n'est généralement pas nécessaire de monter des composants supplémentaires dans le réseau prévu.

Routez les pistes RF au-dessus d'un plan de référence de masse continu, placez le réseau d'adaptation au plus près de la puce et le filtre AVDD_BRF près de la broche. Éloignez de la zone RF les pistes DC-DC, VBAT, du quartz, de l'horloge haute vitesse, du SPI, du SDIO, de l'I2S et de l'UART.

Le circuit RF de référence place C0323 (15 pF/50 V) en série avec ANT et laisse les deux branches vers la masse C0318 et C0319 non montées (NF). Ces valeurs sont des exemples, pas des valeurs d'adaptation universelles.

5.5. Interfaces de stockage¶

Le SF32LB55x prend en charge les options OPI PSRAM, mémoire flash QSPI NOR/NAND et PSRAM, et SDIO eMMC ou Micro SD. Le choix du boîtier affecte les broches et interfaces disponibles, donc le choix du stockage devrait être finalisé avant le verrouillage des broches et la revue de l'empilage PCB.

BGA145 dispose d'un canal OPI PSRAM externe, BGA169 de deux. Les tableaux 5.5-1 à 5.5-3 décrivent la configuration BGA145 et les deux mémoires BGA169, et non trois canaux sur un même boîtier. Les tableaux QSPI correspondent à QSPI2, QSPI3 et QSPI4. Les tableaux SDIO couvrent SDIO1 en modes 4/8 bits et SDIO2 en mode 4 bits.

QSPI2 est recommandé pour une PSRAM QSPI externe. Si un GPIO du HCPU commande l'alimentation d'une PSRAM OPI/QSPI externe, utilisez une broche HCPU de type PU : niveau haut pour activer, bas pour couper. Pour commuter VDD_SIP de la Flash interne, utilisez PA58 avec la même polarité. Demandez au FAE de SiFli d'évaluer l'espace Flash requis par les algorithmes d'accéléromètre et de fréquence cardiaque du LCPU avant de décider d'ajouter une NOR Flash sur QSPI4.

Les indications de direction des tableaux OPI d'origine ne sont pas cohérentes. Dans le schéma de référence BGA145, le schéma BGA169 pour la mémoire 1 et le schéma pour la mémoire 2, les broches MCU PA37/PA20 et PA07/PA08 pilotent respectivement CS# et CLK de la PSRAM externe. Les tableaux ci-dessous décrivent donc CS# et CLK du point de vue de la MCU : sortie MCU, entrée PSRAM. Les schémas n'indiquent pas de direction fixe pour DQS/DM ; vérifiez sa fonction et sa direction dans la fiche technique de la PSRAM choisie.

Chaque PSRAM illustrée utilise 1,8 V, trois condensateurs de 0,1 µF et un de 1 µF/6,3 V. Les connexions RESET# et NC/CLK# laissées ouvertes concernent le composant représenté ; consultez la fiche technique du composant choisi sans les généraliser.

5.6. Interfaces d'affichage et tactiles¶

Les choix d'affichage incluent MIPI DSI, SPI/QSPI, MCU8080 et JDI. Choisissez le panneau avant l'affectation des broches et le routage PCB, afin que la largeur d'interface, le cadencement, le contrôle d'alimentation, l'interruption tactile et la stratégie de rétroéclairage soient examinés ensemble.

Les interfaces JDI parallèle et série utilisent les groupes de signaux multiplexés côté PA (LCDC1) ou côté PB (LCDC2). Les tableaux ci-dessous ne donnent que le brochage PA/LCDC1. SiFli recommande l'interface PB/LCDC2. Le guide source ne fournit pas de tableau de brochage détaillé pour LCDC2 : vérifiez l'affectation réelle dans le tableau des fonctions multiplexées de la puce, sans la déduire des tableaux LCDC1.

Notes de sélection des broches d'affichage :

• TE peut utiliser un autre GPIO du groupe PA.
• Si le panneau prend en charge le signal TE via DSI, aucune broche TE distincte n'est nécessaire.
• RESET peut utiliser un autre GPIO du groupe PB.

Notes de sélection des broches d'affichage :

• TE peut utiliser PA77 ou un autre GPIO du groupe PA configuré pour émuler ce signal.
• RESET peut utiliser n'importe quel GPIO. Pour un affichage permanent (AOD), SiFli recommande un GPIO du groupe PB.

Notes de sélection des broches d'affichage :

• TE peut utiliser PA77 ou un autre GPIO du groupe PA configuré pour émuler ce signal.
• RESET peut utiliser n'importe quel GPIO. Pour un affichage permanent (AOD), SiFli recommande un GPIO du groupe PB.

Le guide d'application matérielle de SiFli désigne RDX comme un signal de lecture, mais termine sa description par « pour écrire des données ». Cette formulation contredit le nom RDX et le signal d'écriture WRX associé ; elle est donc traitée ici comme une erreur rédactionnelle de la source. La prise en charge de la lecture et les contraintes temporelles dépendent du contrôleur d'affichage choisi ; vérifiez-les dans sa fiche technique.

Pour BL_PWM, utilisez un GPIO disposant de la fonction GPTIM1_CHx et configurez un rappel au niveau haut ou bas adapté afin d'éviter l'allumage inattendu du rétroéclairage au démarrage à froid.

5.7. Interfaces de réveil, GPADC et fabrication¶

Les accès liés au réveil, aux mesures analogiques, au débogage et à la production doivent être planifiés en tenant compte du boîtier mécanique du produit et des gabarits de test. Les broches de réveil nécessitent des niveaux de repos définis et une protection ESD. Les diviseurs de tension GPADC doivent concilier temps de stabilisation et courant de fuite, et les accès au débogage et au téléchargement doivent rester disponibles pendant l'EVT et la production.

SF32LB55x possède quatre sources de réveil HCPU (WKUP_A0–WKUP_A3) et six LCPU (WKUP_B0–WKUP_B5). Chacune réveille son CPU ; seules les six sources LCPU permettent de sortir de Hibernate. Aucune de ces dix entrées ne doit rester flottante : ajoutez des résistances externes de rappel au niveau haut ou bas selon la fonction pour éviter les fuites en sommeil.

Dans le circuit de référence, KEY1 est relié à PB48 avec un rappel de 10 kΩ vers VDD_1V8, une protection ESD et un condensateur. Le réseau KEY2 montre des rappels de 10 kΩ, une protection ESD et des connexions sélectionnables par cavalier vers PA08, PA77 et PA78 ; C0004 est marqué NF (non monté). Il s'agit d'exemples de circuit, pas d'une liste de broches capables de réveiller le système : PA08 ne figure pas dans le Tableau 5.7-1. Choisissez dans ce tableau l'entrée réellement compatible avec le réveil et maintenez chaque entrée à un niveau de repos défini.

Utilisez un GPIO avec GPTIM1_CHx pour le PWM du moteur. Choisissez le comportement PU/PD adapté pour éviter une activation au démarrage à froid. Le circuit de référence utilise GPIO17 (PA44), un transistor côté masse et une résistance de rappel vers la masse (pull-down) de 1 MΩ sur la grille, avec 3 V pour le moteur et une alimentation MCU séparée de 3,3 V.

Le guide d'application matérielle de SiFli décrit un GPADC à cinq canaux de 10 bits et une plage d'entrée de 0–0,9 V. Pour une conception de carte conservatrice, ne raccordez directement VIN que s'il est inférieur à 0,9 V ; au-delà, utilisez un diviseur pour maintenir VADC sous 0,9 V. Pour la batterie, la source conseille R1:R2 proche de 5:1 et des résistances de l'ordre du MΩ : réduire le courant allonge le temps d'établissement. Le circuit ajoute 0,1 µF entre VADC et la masse. Vérifiez la tension maximale de batterie et les tolérances avec VADC = VIN × R2 / (R1 + R2) ; les courants du tableau 5.7-2 sont donnés pour VIN = 4,2 V, pas pour toutes les conditions.

Divergence entre les sources : le guide d'application matérielle OpenSiFli, de priorité supérieure décrit un GPADC 10 bits à cinq canaux, avec une plage d'entrée de 0–0,9 V. Le point 2 de la liste de contrôle de schéma V1.0 fixe un maximum de 1,0 V, sans préciser le nombre de canaux. La fiche technique SF32LB55x V1.7.2, section 3.2.1 spécifie huit entrées asymétriques ou quatre paires différentielles, avec des plages respectives de 0–1,1 V et de −0,7 à 0,7 V ; son tableau de broches répertorie GPADC_CH0–CH7. Le guide ADC actuel du SDK mappe également huit canaux (0–7) et indique 1,1 V comme tension d'échantillonnage maximale. SiFli n'a pas expliqué les différences de nombre de canaux et de limites de tension. Dans l'attente d'une clarification écrite, ce guide conserve comme base de conception la configuration à cinq canaux et la plage d'entrée de 0–0,9 V de la source prioritaire. Maintenez VADC sous 0,9 V ; ne considérez pas 1,0 V ou 1,1 V comme des limites de conception approuvées et confirmez les canaux disponibles pour la référence et le boîtier retenus.

Raccordez au LCPU les interfaces I2C/SPI, de commande et d'interruption de réveil des capteurs de fréquence cardiaque et d'accélération. Choisissez des DC-DC, LDO ou interrupteurs de charge à faible Iq pour couper leur alimentation selon les besoins.

L'audio Bluetooth externe communique par UART1 du HCPU. Adaptez les niveaux ou ajoutez un convertisseur ; coupez l'alimentation du convertisseur en même temps que celle du module pour éviter les fuites. Si le module reste alimenté en Standby et que sa commande d'alimentation est active à l'état bas, utilisez un GPIO LCPU avec comportement PD par défaut.

Ne laissez pas UART RXD flottant ; activez le rappel interne au niveau haut à l'initialisation du firmware. UART3 est le port de journalisation par défaut. SiFli fournit un programmateur autonome pour la production et l'étalonnage du quartz. Réservez au moins les points de test VBAT, GND, VDDIOA, VDDIOB, RSTN, Mode, SWDIO, SWCLK, RXD1, TXD1, RXD3 et TXD3. Le sous-ensemble du gabarit de production est VBAT, GND, boot_mode, VDDIOB, RXD3 et TXD3. VBAT et boot_mode sont les libellés du gabarit dans la source ; faites-les correspondre à l'alimentation réelle de la carte et à la connexion Mode avant le câblage.

Le dessin source relie VDD_1V8 à la broche 1 du connecteur (VTref), SWDIO à la broche 7 et SWCLK à la broche 9 par des résistances série de 22 Ω. Le J-Link SWD standard utilise également la broche 1 pour VTref, l'entrée de référence de tension de la cible, et non une sortie d'alimentation de la sonde. Vérifiez l'orientation du connecteur et la compatibilité avec 1,8 V avant d'utiliser un câble standard.

Dernière mise à jour: 2026-10-21