SF32LB55x 硬件设计指南 — 原理图设计指导¶

5. 原理图设计指导¶

5.1. 电源系统¶

QFN68L 封装的 SF32LB551 没有 VDD2、BUCK2_VSW、BUCK2_VOUT、LDOVCC2_VOUT 和 AVDD_DSI 管脚。电源和电容表仅适用于所选封装实际提供的管脚。BGA 封装提供两路 BUCK 输出，BUCK2 可配置为 BUCK 或 LDO 模式，推荐使用 BUCK 模式；QFN68L 仅提供一路 BUCK 输出。

必要电容应靠近对应管脚放置，BUCK 电流回路应紧凑。布局前应确认 BUCK/LDO 工作模式，并应在实际硬件上检查复位电路和 POR/BOR 时序。

资料存在不一致：思澈科技（SiFli）中文硬件应用说明表 3-3 和 V1.0 原理图检查表第 9 项均为 VDD_RTC 指定 1 µF；但该指南参考原理图中的 C0313标注为 0.1 µF。现有资料没有说明两种取值各自的适用条件。设计发布前应向思澈科技（SiFli）确认具体器件的要求，不要自行推断。

VDD1 和 VDD2 必须同时上电；SF32LB551 没有 VDD2。RSTN 应上拉至 VDD1 的输入电压域，并接 0.1 µF 电容至地。参考图中上拉电源标为 1.8 V/3.3 V，并采用 10 kΩ 电阻；实际应选择与设计所用 VDD1 电压域相对应的电平。图 5.1-1 标出了 1.50 V 的 POR 电平、2.5 V 至 1.5 V 可配置的 BOR 范围，以及 RSTN 的 0.7 V 标记。图 5.1-3 的实测波形中，从电源上升到复位释放约为 700 µs；这只是该示例的测量结果，不能作为所有设计的复位延时保证值。

按照思澈科技（SiFli）硬件应用说明，BUCK 电感应选用 4.7 µH，直流电阻 DCR ≤ 0.4 Ω，饱和电流 Isat ≥ 450 mA。

5.2. 启动模式¶

高电平模式上电后进入下载模式，低电平模式上电后跳转到用户程序区。量产夹具应能可靠控制启动状态；同时应避免启动相关管脚被整机外壳遮挡，并确保测试时可以访问这些管脚。

Mode 管脚与 VDDIOA 属于同一电压域。外接 10 kΩ 电阻至对应电源或 GND，使电平稳定；不能悬空，也不能受到异常翻转干扰。量产板必须预留 Mode 测试点，供程序下载和晶体校准使用，但不必预留跳线。测试板建议预留跳线，以便程序死机后进入下载模式，重新烧录程序。

5.3. 时钟生成¶

两个晶体应靠近芯片放置，走线短且对称，并预留匹配电容焊位。晶体网络应远离 RF、BUCK、显示和马达噪声。

5.4. RF¶

SF32LB55x 的 RF 前端采用片上宽带匹配滤波技术。RF PCB 走线应按 50 Ω 特征阻抗设计，并预留 π 型匹配网络，用于杂散滤波和天线匹配；最终器件参数需结合实际天线和 PCB 布局测试确定。如果所选天线已经完成匹配，通常不需要在预留网络之外再增加额外 RF 器件。

RF 走线应保持连续参考地，匹配电路尽量靠近芯片端放置，AVDD_BRF 滤波电容应靠近管脚；DC-DC、VBAT、晶体、高频时钟、SPI、SDIO、I2S、UART 等信号应远离 RF 区域。

RF 参考电路在 ANT 路径中串联 C0323（15 pF/50 V），两处对地支路 C0318 和 C0319 不装配（NF）。这些数值仅供示例参考，不能直接作为所有天线的匹配参数。

5.5. 存储接口¶

SF32LB55x 支持 OPI PSRAM、QSPI NOR/NAND Flash 与 PSRAM，以及 SDIO eMMC 或 Micro SD。封装会影响可用管脚和接口组合，因此存储方案应在管脚锁定和 PCB 叠层评审前确定。

BGA145 支持一路外接 OPI PSRAM，BGA169 支持两路。表 5.5-1 至表 5.5-3 分别对应 BGA145 配置及 BGA169 的两颗存储器，不表示同一封装具有三路 OPI 接口。QSPI 表分别对应 QSPI2、QSPI3 和 QSPI4；SDIO 表对应 SDIO1 的 4 位/8 位模式，以及 SDIO2 的 4 位模式。

外接 QSPI PSRAM 推荐使用 QSPI2。若通过 HCPU GPIO 控制外接 OPI/QSPI PSRAM 供电，使用 HCPU 的 PU 类型管脚，高电平开启、低电平关闭。若对内部 Flash 的 VDD_SIP 供电进行开关控制，使用 PA58，同样采用高电平开启、低电平关闭。应请思澈科技（SiFli）FAE 评估 LCPU 加速度与心率算法所需的 Flash 空间，再决定是否增加 QSPI4 外接 NOR Flash。

源文档 OPI 表中的方向标注不一致。BGA145 参考原理图、BGA169 器件 1 参考原理图和BGA169 器件 2 参考原理图显示，MCU 的 PA37/PA20 和 PA07/PA08 分别驱动外接 PSRAM 的 CS# 和 CLK。因此，下表统一以 MCU 为方向参照：CS#、CLK 均为 MCU 输出、PSRAM 输入。原理图未明确标出 DQS/DM 的固定方向；请依据所选 PSRAM 的数据手册确认其功能和方向。

图中每颗 PSRAM 使用 1.8 V 电源、3 颗 0.1 µF 电容及 1 颗 1 µF/6.3 V 电容。RESET# 及 NC/CLK# 等悬空连接仅对应图示存储器型号，应核对所选器件的数据手册，不能一概照搬。

5.6. 显示与触摸接口¶

显示方案包括 MIPI DSI、SPI/QSPI、MCU8080 和 JDI。应在管脚分配和 PCB 布线前确定面板，统一评审接口位宽、时钟、电源控制、触摸中断和背光策略。

并行和串行 JDI 均可通过 PA 侧 LCDC1 或 PB 侧 LCDC2 复用相应信号。下表仅列出 PA/LCDC1 的管脚映射；思澈科技（SiFli）推荐采用 PB/LCDC2。原指南未给出 LCDC2 的逐管脚映射，实际设计应根据芯片复用功能表确认，不应由 LCDC1 表格推断。

显示管脚选用建议：

• TE 也可使用 PA 侧的其他 GPIO。
• 如果面板支持通过 DSI 协议传输 TE 信号，则无需另接 TE 管脚。
• RESET 也可使用 PB 侧的其他 GPIO。

显示管脚选用建议：

• TE 可使用 PA77，也可使用 PA 侧的其他 GPIO 模拟该信号。
• RESET 可使用任意 GPIO；如需支持常亮显示（AOD），建议使用 PB 侧的 GPIO。

显示管脚选用建议：

• TE 可使用 PA77，也可使用 PA 侧的其他 GPIO 模拟该信号。
• RESET 可使用任意 GPIO；如需支持常亮显示（AOD），建议使用 PB 侧的 GPIO。

思澈科技（SiFli）的《硬件应用指南》将 RDX 标为读选通信号，但英文说明末尾又写成“to write data”。这与 RDX 信号名及配套的 WRX 写选通信号相矛盾，因此本文将该处的“write”视为原文措辞错误。是否支持读回以及具体时序取决于所选显示控制器，请以该控制器的数据手册为准。

BL_PWM 应选择具备 GPTIM1_CHx 功能的 GPIO，并配置合适的上拉或下拉状态，避免冷启动时背光意外开启。

5.7. 唤醒、GPADC 与制造接口¶

唤醒、模拟、调试和量产访问需要结合整机结构与夹具设计一起规划。唤醒管脚需要明确默认电平和 ESD 防护；GPADC 分压应兼顾稳定时间和漏电；调试/下载接口在 EVT 和量产阶段都应可访问。

SF32LB55x 提供 4 路 HCPU 唤醒源（WKUP_A0–WKUP_A3）和 6 路 LCPU 唤醒源（WKUP_B0–WKUP_B5），各自唤醒对应的 CPU。休眠（Hibernate）模式下，仅 LCPU 的 6 路唤醒源支持唤醒开机。这 10 路输入均不能悬空，应按实际功能配置外部上拉或下拉电阻，避免睡眠时漏电。

参考电路中，KEY1 连接 PB48，并通过 10 kΩ 电阻上拉至 VDD_1V8，同时配置了 ESD 保护和电容。KEY2 电路包含 10 kΩ 上拉、ESD 保护，以及可通过跳线选择连接至 PA08、PA77 或 PA78 的方案；其中 C0004 标注为 NF（不贴装）。这些管脚是参考电路示例，并不都具备唤醒功能：PA08 未列入表 5.7-1。应从该表中选择实际支持的唤醒输入，并确保每路输入在空闲时都有确定电平。

马达 PWM 应选用具备 GPTIM1_CHx 功能的 GPIO，并选择合适的 PU/PD 管脚状态，防止冷启动时误启动马达。参考电路采用 GPIO17（PA44）、低侧晶体管和 1 MΩ 栅极下拉电阻；马达使用 3 V 电源，MCU 使用独立的 3.3 V 电源。

思澈科技（SiFli）硬件应用说明将 GPADC 描述为 5 路、10 位，输入范围为 0–0.9 V。按保守设计处理时，仅当 VIN 低于 0.9 V 时才可直接接入；更高电压应先分压，确保 VADC 低于 0.9 V。电池电压测量可参考源文档约 5:1 的 R1:R2 比例和 MΩ 级电阻；分压静态电流越小，稳定时间越长。示例在 VADC 与地之间接入 0.1 µF 电容。按 VADC = VIN × R2 / (R1 + R2) 核对最高电池电压及电阻容差；表 5.7-2 的静态电流是在 VIN = 4.2 V 下给出的，不能直接用于所有电池工况。

资料存在差异：按资料优先级更高的 OpenSiFli 硬件应用指南，GPADC 为 5 通道、10 位，输入范围为 0–0.9 V。V1.0 原理图检查表第 2 项规定最大输入电压为 1.0 V，但未说明通道数。与此不同，SF32LB55x 数据手册 V1.7.2 第 3.2.1 节规定支持 8 路单端输入或 4 对差分输入，单端范围为 0–1.1 V，差分范围为 −0.7 V 至 0.7 V；其引脚表列出 GPADC_CH0–CH7。当前 SDK ADC 指南同样列出 8 个通道（0–7）和 1.1 V 最大采样电压。思澈科技（SiFli）尚未解释通道数和电压限值的差异。因此，本文暂按优先级更高的硬件应用指南，以 5 通道和 0–0.9 V 作为设计依据，等待思澈科技（SiFli）书面澄清。VADC 应低于 0.9 V；不要把 1.0 V 或 1.1 V 视为已批准的设计上限，并向思澈科技（SiFli）确认所选器件和封装的可用通道。

心率和加速度传感器的 I2C/SPI、控制及中断唤醒接口应通过 LCPU 连接。供电应选用低 Iq 的 DC-DC、LDO 或负载开关，以便按需开关传感器电源。

外接蓝牙（Bluetooth）音频模块通过 HCPU 的 UART1 通信。应匹配接口电平，或增加电平转换器；关闭模块电源时，应同步关闭转换器电源，避免漏电。如果 SF32LB55x 进入待机（Standby）后音频模块仍需供电，且电源使能为低电平有效，使用 LCPU 中默认 PD 的 GPIO。

UART RXD 不能悬空，固件初始化时应启用内部上拉。UART3 是默认日志接口。思澈科技（SiFli）提供脱机下载器，用于产线烧录和晶体校准。硬件至少预留 VBAT、GND、VDDIOA、VDDIOB、RSTN、Mode、SWDIO、SWCLK、RXD1、TXD1、RXD3 和 TXD3 测试点；产线夹具所需子集为 VBAT、GND、boot_mode、VDDIOB、RXD3 和 TXD3。VBAT 和 boot_mode 是源文档中的夹具信号名称，接线前应核对其对应的实际板级电源及 Mode 连接。

源图将 VDD_1V8 接至连接器第 1 脚（VTref）；SWDIO 和 SWCLK 各经一颗 22 Ω 串联电阻，分别接至第 7 脚和第 9 脚。标准 J-Link SWD 也将第 1 脚用作 VTref，即目标电压参考输入，而非探针电源输出。连接标准线缆前，应确认连接器方向及其与 1.8 V 电平的兼容性。

最后更新: 2026-10-21