Guía de diseño de hardware SF32LB55x — Diseño esquemático¶

5. Directrices de diseño esquemático¶

5.1. Sistema de alimentación¶

El SF32LB551 en QFN68L no tiene los pines VDD2, BUCK2_VSW, BUCK2_VOUT, LDOVCC2_VOUT ni AVDD_DSI. Aplique las tablas de alimentación y condensadores solo a los pines presentes en el encapsulado elegido. Los encapsulados BGA ofrecen dos salidas BUCK; BUCK2 admite funcionamiento BUCK o LDO, con modo BUCK recomendado. QFN68L ofrece una sola salida BUCK.

Coloque los condensadores necesarios cerca de los pines correspondientes, mantenga compactos los lazos de corriente BUCK y compruebe el modo de funcionamiento BUCK/LDO antes del diseño de PCB. Se recomienda verificar el circuito de reinicio y la temporización POR/BOR en el hardware real.

Las fuentes discrepan: la tabla 3-3 de la guía de aplicación de hardware de SiFli en chino y el punto 9 de la lista de comprobación de esquemático V1.0 especifican 1 µF para VDD_RTC, mientras que C0313 en el esquemático de referencia de la guía está marcado como 0,1 µF. Las fuentes no explican cuándo se aplica cada valor. Confirme con SiFli el valor requerido para el dispositivo concreto antes de liberar el diseño; no resuelva la discrepancia por suposición.

Alimente VDD1 y VDD2 simultáneamente; el SF32LB551 no tiene VDD2. Conecte RSTN al dominio de tensión de entrada de VDD1 mediante una resistencia de pull-up y añada un condensador de 0,1 µF a tierra. El esquemático de referencia etiqueta la alimentación del pull-up como 1,8 V/3,3 V y usa una resistencia de 10 kΩ; elija el nivel que corresponda al dominio VDD1 del diseño. La Figura 5.1-1 muestra un nivel POR de 1,50 V, BOR configurable de 2,5 V a 1,5 V y una marca RSTN de 0,7 V. La medida de la Figura 5.1-3 muestra unos 700 µs desde la subida de alimentación hasta la liberación del reinicio en ese ejemplo; no es un retardo garantizado para todos los diseños.

Según la nota de aplicación de hardware de SiFli, seleccione un inductor BUCK de 4,7 µH con resistencia de continua DCR ≤ 0,4 Ω y corriente de saturación Isat ≥ 450 mA.

5.2. Modo de arranque¶

Con el nivel alto, el chip entra en modo de descarga al encenderse; con el nivel bajo, arranca el programa del usuario. Asegúrese de que el utillaje de prueba de producción pueda forzar el estado de arranque requerido y de que la carcasa o las limitaciones de acceso para pruebas no bloqueen los pines de arranque.

El pin Mode comparte el dominio de tensión de VDDIOA. Use una resistencia externa de 10 kΩ hacia la alimentación correspondiente o GND para mantener un nivel estable; no lo deje flotante ni permita conmutaciones involuntarias. Las placas de producción deben incluir un punto de prueba Mode para la descarga de firmware y la calibración del cristal; no necesitan un puente. En las placas de prueba, reserve un puente para poder recuperar una aplicación bloqueada arrancando en modo de descarga.

5.3. Generación de reloj¶

Coloque ambos cristales cerca del chip, mantenga las pistas cortas y simétricas, reserve huellas para los condensadores de adaptación y proteja las redes de cristal del ruido de RF, BUCK, pantalla y motor.

5.4. RF¶

El front-end de RF del SF32LB55x integra una red de adaptación y filtrado de banda ancha. Mantenga la impedancia característica de las pistas RF de la PCB en 50 Ω y reserve una red de adaptación en π para suprimir señales espurias y adaptar la antena. Determine los valores finales de los componentes mediante pruebas con la antena y el diseño de PCB reales. Si la antena seleccionada ya está adaptada, normalmente no es necesario montar componentes adicionales en la red prevista.

Asegure un plano de referencia de masa continuo bajo las pistas RF, coloque la red de adaptación cerca del chip, sitúe el filtrado de AVDD_BRF junto al pin y aleje del área de RF las pistas de DC-DC, VBAT, cristal, reloj de alta velocidad, SPI, SDIO, I2S y UART.

El circuito RF de referencia coloca C0323 (15 pF/50 V) en serie con ANT y deja sin montar (NF) las posiciones a tierra C0318 y C0319. Son valores de ejemplo, no valores de adaptación universales.

5.5. Interfaces de almacenamiento¶

SF32LB55x admite PSRAM OPI, flash NOR/NAND QSPI y PSRAM, así como eMMC o Micro SD por SDIO. La selección de encapsulado afecta a la disponibilidad de pines e interfaces; por tanto, complete la selección de almacenamiento antes de fijar los pines y revisar el apilado de la PCB.

BGA145 ofrece un canal de OPI PSRAM externa; BGA169 ofrece dos. Las tablas 5.5-1 a 5.5-3 describen la configuración BGA145 y las dos memorias BGA169, no tres canales en un mismo encapsulado. Las tablas QSPI corresponden a QSPI2, QSPI3 y QSPI4. Las tablas SDIO cubren SDIO1 en modos de 4/8 bits y SDIO2 en modo de 4 bits.

Se recomienda QSPI2 para PSRAM QSPI externa. Si una GPIO de la HCPU controla la alimentación de una PSRAM OPI/QSPI externa, use un pin HCPU de tipo PU, con nivel alto para encender y bajo para apagar. Si conmuta VDD_SIP para el flash interno, use PA58 con la misma polaridad. Consulte al FAE de SiFli sobre el espacio de flash para los algoritmos de acelerómetro y frecuencia cardíaca de la LCPU antes de decidir si añade flash NOR en QSPI4.

Las tablas OPI originales usan descripciones de dirección incoherentes. En el esquemático de referencia BGA145, el esquemático de referencia BGA169 del dispositivo 1 y el del dispositivo 2, los pines PA37/PA20 y PA07/PA08 de la MCU, respectivamente, controlan CS# y CLK de la PSRAM externa. Por ello, las tablas siguientes describen CS# y CLK desde el lado de la MCU: salida de la MCU y entrada de la PSRAM. Los esquemáticos no indican una dirección fija para DQS/DM; consulte la función y la dirección en la hoja de datos de la PSRAM seleccionada.

Cada PSRAM ilustrada usa 1,8 V, tres condensadores de 0,1 µF y uno de 1 µF/6,3 V. Las conexiones RESET# y NC/CLK# sin conectar son propias del dispositivo mostrado; consulte la hoja de datos de la memoria elegida.

5.6. Interfaces de pantalla y táctil¶

Las opciones de pantalla incluyen MIPI DSI, SPI/QSPI, MCU8080 y JDI. Elija el panel antes de asignar pines y diseñar las pistas de la PCB para revisar conjuntamente el ancho de interfaz, el reloj, el control de alimentación, la interrupción táctil y la estrategia de retroiluminación.

JDI admite interfaces paralelas y serie mediante los grupos de señales multiplexados del lado PA (LCDC1) o del lado PB (LCDC2). Las tablas siguientes muestran únicamente las asignaciones PA/LCDC1. SiFli recomienda usar PB/LCDC2. La guía fuente no incluye una tabla de asignación pin a pin para LCDC2; confirme la asignación real en la tabla de funciones multiplexadas del chip y no la deduzca de las tablas LCDC1.

Notas de asignación de pines de pantalla:

• TE también puede conectarse a otra GPIO del grupo PA.
• Si el panel admite la señal TE mediante DSI, no se necesita un pin TE independiente.
• RESET también puede conectarse a otra GPIO del grupo PB.

Notas de asignación de pines de pantalla:

• TE puede usar PA77 u otra GPIO del grupo PA configurada para emular la señal.
• RESET puede usar cualquier GPIO. Para una pantalla siempre encendida (AOD), SiFli recomienda una GPIO del grupo PB.

Notas de asignación de pines de pantalla:

• TE puede usar PA77 u otra GPIO del grupo PA configurada para emular la señal.
• RESET puede usar cualquier GPIO. Para una pantalla siempre encendida (AOD), SiFli recomienda una GPIO del grupo PB.

La guía de aplicación de hardware de SiFli identifica RDX como señal de lectura, pero termina su descripción con «para escribir datos». Esa frase contradice tanto el nombre RDX como la señal WRX de escritura asociada; aquí se considera un error de redacción de la fuente. La posibilidad de lectura y sus tiempos dependen del controlador de pantalla elegido; compruébelos en su hoja de datos.

Para BL_PWM, use una GPIO con función GPTIM1_CHx y configure un estado adecuado de pull-up o pull-down para evitar que la retroiluminación se encienda inesperadamente durante el arranque en frío.

5.7. Interfaces de activación, GPADC y fabricación¶

Planifique las conexiones de activación, analógicas, de depuración y de producción teniendo en cuenta la carcasa y el utillaje. Los pines de activación necesitan niveles de reposo definidos y protección ESD; los divisores GPADC deben equilibrar el tiempo de establecimiento y las fugas; y el acceso de depuración/descarga debe seguir disponible durante EVT y producción.

SF32LB55x dispone de cuatro fuentes de activación HCPU (WKUP_A0–WKUP_A3) y seis LCPU (WKUP_B0–WKUP_B5). Cada una activa su CPU; solo las seis LCPU permiten despertar de Hibernate. Ninguna de las diez entradas puede quedar flotante: añada resistencias externas pull-up o pull-down según la función para evitar fugas durante el reposo.

En el circuito de referencia, KEY1 se conecta a PB48 con un pull-up de 10 kΩ a VDD_1V8, protección ESD y un condensador. La red KEY2 muestra pull-ups de 10 kΩ, protección ESD y conexiones seleccionables mediante puentes a PA08, PA77 y PA78; C0004 aparece marcado como NF (no montado). Son ejemplos de circuito, no una lista de pines capaces de despertar el sistema: PA08 no figura en la tabla 5.7-1. Elija de esa tabla la entrada compatible que vaya a usar y mantenga cada entrada en un nivel de reposo definido.

Use una GPIO con GPTIM1_CHx para la PWM del motor. Seleccione el comportamiento PU/PD adecuado para evitar una activación involuntaria al arrancar en frío. El circuito de referencia usa GPIO17 (PA44), un transistor de lado bajo y una resistencia de 1 MΩ a tierra en la puerta, con alimentación de 3 V para el motor y otra de 3,3 V para la MCU.

La guía de aplicación de hardware de SiFli describe un GPADC de cinco canales y 10 bits, con un rango de entrada de 0–0,9 V. Para un diseño conservador, conecte VIN directamente solo si es inferior a 0,9 V; para tensiones superiores, use un divisor que mantenga VADC por debajo de 0,9 V. Para medir la batería, la fuente recomienda una relación R1:R2 cercana a 5:1 y resistencias del orden de MΩ: reducir la corriente aumenta el tiempo de establecimiento. El circuito añade un condensador de 0,1 µF entre VADC y tierra. Use VADC = VIN × R2 / (R1 + R2) y compruebe la tensión máxima de batería y las tolerancias; las corrientes de la tabla 5.7-2 corresponden a VIN = 4,2 V, no a todas las condiciones.

Discrepancia entre fuentes: la guía de aplicación de hardware OpenSiFli, de mayor prioridad describe un GPADC de 10 bits y cinco canales, con un rango de entrada de 0–0,9 V. El punto 2 de la lista de comprobación de esquemático V1.0 fija un máximo de 1,0 V, pero no especifica el número de canales. La hoja de datos SF32LB55x V1.7.2, sección 3.2.1 especifica ocho entradas asimétricas o cuatro pares diferenciales, con rangos de 0–1,1 V y −0,7 a 0,7 V, respectivamente; su tabla de pines enumera GPADC_CH0–CH7. La guía ADC actual del SDK también asigna ocho canales (0–7) e indica 1,1 V como tensión máxima de muestreo. SiFli no ha explicado las diferencias en el número de canales ni en los límites de tensión. Hasta que se aclare por escrito, esta guía mantiene como base de diseño el criterio de la fuente de mayor prioridad: cinco canales y un rango de entrada de 0–0,9 V. Mantenga VADC por debajo de 0,9 V; no trate 1,0 V ni 1,1 V como límites aprobados y confirme la disponibilidad de canales para el dispositivo y el encapsulado seleccionados.

Conecte a la LCPU las interfaces I2C/SPI, de control y de interrupción de activación de los sensores de frecuencia cardíaca y aceleración. Use DC-DC, LDO o interruptores de carga de bajo Iq para conmutar sus alimentaciones según sea necesario.

El audio Bluetooth externo se comunica por UART1 de la HCPU. Iguale los niveles de tensión o añada un convertidor de nivel; al cortar la alimentación del módulo, corte simultáneamente la del convertidor para evitar fugas. Si el módulo permanece alimentado durante Standby y su habilitación es activa en bajo, use una GPIO de la LCPU con comportamiento PD predeterminado.

No deje UART RXD flotante; habilite el pull-up interno durante la inicialización del firmware. UART3 es el puerto de registro predeterminado. SiFli ofrece un grabador autónomo para grabación en producción y calibración del cristal. Reserve al menos VBAT, GND, VDDIOA, VDDIOB, RSTN, Mode, SWDIO, SWCLK, RXD1, TXD1, RXD3 y TXD3 como puntos de prueba. El subconjunto de producción es VBAT, GND, boot_mode, VDDIOB, RXD3 y TXD3. VBAT y boot_mode son etiquetas de la fuente para el banco de pruebas: identifique la alimentación real y la conexión Mode antes de cablear.

El dibujo original conecta VDD_1V8 al pin 1 (VTref). SWDIO y SWCLK se conectan a los pines 7 y 9, respectivamente, cada uno mediante una resistencia en serie de 22 Ω. El J-Link SWD estándar también usa el pin 1 para VTref, la entrada de referencia de tensión del objetivo, no una salida de alimentación de la sonda. Compruebe la orientación del conector y la compatibilidad con 1,8 V antes de conectar un cable estándar.

Última actualización: 2026-10-21