Guía de diseño de hardware SF32LB55x — Pautas de diseño de PCB¶

6. Pautas de diseño de PCB¶

6.1. Huella y apilado de capas¶

Compruebe el plano mecánico, los requisitos de la huella de montaje y las capacidades de ensamblaje del encapsulado QFN o BGA seleccionado. En el caso de BGA, confirme desde el inicio el trazado de salida de las bolas (fan-out), la estrategia de vías, las reglas de máscara de soldadura y los límites de fabricación.

6.1.1. Referencias de apilado y fabricación¶

SiFli recomienda un proceso PTH convencional y una placa de cuatro capas para QFN68L y BGA145. Para BGA169, la referencia recomienda HDI de un paso con vías ciegas/enterradas. Los apilados ilustrados de cuatro y seis capas tienen un espesor final de 0,7 mm ±10%. Son construcciones de referencia, no límites universales; confirme el plano del encapsulado, el espesor final y la capacidad de proceso con el fabricante de PCB.

El diagrama fuente especifica un espesor final de placa de 0,7 mm ±10%, incluido el metalizado y la máscara de soldadura. Indica 0,048 mil (0,001219 mm) para el cobre más metalizado de L1/L4 y 0,07 mil (0,001778 mm) para el cobre de L2/L3. Estos valores difieren notablemente de la notación habitual del espesor de cobre en PCB. Se transcriben tal como aparecen, no son objetivos de fabricación; solicite confirmación por escrito a SiFli y al fabricante antes de utilizarlos.

El diagrama fuente especifica un espesor final de 0,7 mm ±10% para la placa HDI de seis capas, incluido el metalizado y la máscara de soldadura. El apilado, los parámetros dieléctricos y el espesor teórico son referencias; pida al fabricante que los verifique según los materiales reales, el espesor del cobre y los requisitos de impedancia.

6.1.2. Dimensiones de los patrones de pads¶

• BGA145/BGA169: bolas de 0,25 mm de diámetro y paso de 0,5 mm; el patrón de referencia muestra una apertura de máscara de soldadura de 0,33 mm y una apertura de pasta de 0,25 mm.
• QFN68L: pads perimetrales de 0,2 × 0,55 mm con paso de 0,35 mm; la referencia indica una apertura de máscara de 0,3 × 0,65 mm y una apertura de pasta de 0,2 × 0,55 mm. El pad expuesto es cuadrado, con un lado nominal de 5,49 mm y un intervalo de 5,39–5,59 mm.

Antes de liberar la huella, compruebe el plano del encapsulado y las reglas de máscara de soldadura y esténcil del fabricante de montaje.

6.2. Reglas generales de PCB¶

• Mantenga los lazos BUCK cortos y anchos, con la corriente de retorno cerca del lazo de conmutación.
• Mantenga las zonas RF, de cristal, GPADC y audio alejadas de las fuentes conmutadas, los relojes de pantalla, los motores y los cargadores.
• Trace las interfaces de memoria de alta velocidad y pantalla sobre una referencia de tierra continua.
• Coloque la protección ESD cerca de los conectores y trace las señales de modo que pasen primero por el dispositivo de protección.
• Incluya suficientes puntos de prueba para alimentación, arranque, depuración, RF y calibración de producción.

6.2.1. Separaciones de fabricación de referencia¶

Los siguientes valores se transcriben de los diagramas de reglas de referencia PTH y HDI de seis capas de SiFli. No sustituyen las reglas vigentes del fabricante para el apilado seleccionado.

En la matriz de separaciones para la misma red de cada diagrama fuente, solo algunas celdas indican 0 mm; las celdas en blanco no están especificadas. No deduzca que las combinaciones no indicadas también permiten 0 mm. Confirme todas las reglas con el fabricante antes de liberar el diseño.

6.2.2. Diseño de alimentación y masa¶

• Coloque los inductores y condensadores de los convertidores DC-DC cerca de sus pines. Mantenga BUCK_VSW corto y ancho, reduzca el área del lazo, conecte las masas de los condensadores de salida al plano con varias vías y asegúrese de que la pista de realimentación BUCK_VOUT tenga más de 0,25 mm de ancho. No coloque cobre superficial ni pistas ajenas debajo de un inductor; use un plano de masa continuo en la capa adyacente.
• Coloque los condensadores de PVDD_PMU1 (pin 67) cerca del pin y use una pista de al menos 0,3 mm de ancho. Sitúe los condensadores LDO/IO junto a sus pines; dimensione las pistas según la corriente de carga y manténgalas cortas y anchas cuando el rizado o la estabilidad sean sensibles.
• Conecte directamente el pad expuesto del QFN a la masa principal mediante varias vías, especialmente en las zonas de RF y PMU. En BGA145 y BGA169, las bolas de masa RF son C12, C13, D12 y E13; conéctelas a la masa principal según el mapa de bolas BGA145, mapa de bolas BGA169 del dispositivo 1 y mapa de bolas BGA169 del dispositivo 2. D2 y B3 son bolas de masa de PMU en BGA169; en BGA145, D2 es PA79 y B3 es BUCK2_VOUT. No una bolas de masa distintas con cobre superficial.

Aclaración sobre la figura original: El texto original repite E13 en su lista de bolas de masa RF. La figura de masa RF identifica AVSS_TRF en C13, AVSS_RRF en E13, AVSS_BB en C12 y AVSS_VCO en D12. Las coordenadas anteriores siguen las etiquetas de la figura; verifíquelas en el mapa de bolas del encapsulado elegido antes de enrutar.

6.2.3. EMI, ESD y protección¶

Cuando sea posible, lleve por capas internas los relojes y las pistas de alimentación ruidosas. Coloque los dispositivos ESD junto al conector para que cada señal pase por la protección antes de entrar en la placa, sin ramificaciones; use una conexión a masa corta y ancha con una vía directa al plano. En la carga USB, sitúe el punto de prueba en el lado del conector respecto al TVS. En la entrada de batería, coloque el TVS entre el conector y la carga de la placa para que la ruta hacia el chip pase primero por el TVS, y mantenga corta su conexión a masa.

6.3. Trazado de interfaces¶

Las pistas de reloj deben ser cortas, estar apantalladas y aisladas de las señales digitales rápidas. Trace la señal RF como una línea de 50 Ω con una red de adaptación compacta. Ajuste la longitud de las pistas de memoria y pantalla según su velocidad y agrúpelas por bus. Apantalle las señales de audio y GPADC y manténgalas alejadas de las corrientes de conmutación.

6.3.1. Colocación y trazado de cristales¶

• Coloque cada cristal dentro de la zona apantallada, a más de 1 mm del borde de la placa y a más de 5 mm de fuentes de calor como PA, cargador y PMU. Deje al menos 0,25 mm de separación alrededor del cristal.
• Trace las pistas del cristal de 48 MHz en la capa superior, con una longitud de 3–10 mm y un ancho de 0,1 mm. Mantenga al menos 0,15 mm entre 48M_XI y 48M_XO, como muestra el modelo de trazado original, y apantállelas con masa en tres dimensiones. Aléjelas de VBAT, DC-DC y señales rápidas. El texto original pide una zona sin cobre en las capas superior y adyacente bajo la zona del cristal, y prohíbe que otras pistas la atraviesen.
• Trace las pistas del cristal de 32,768 kHz en la capa superior, con una longitud máxima de 10 mm y un ancho de 0,1 mm. Mantenga XI y XO separados al menos 0,15 mm y apantállelos con masa en tres dimensiones. El texto original pide una zona sin cobre en las capas superior y adyacente bajo la zona del cristal, y prohíbe que otras pistas la atraviesen.

6.3.2. RF e interfaces de alta velocidad¶

Coloque la red de adaptación RF cerca del chip, no de la antena. Sitúe el condensador AVDD_BRF junto a su pin y conecte su masa directamente a la masa principal. Trace RF en la capa superior, sin cambios de capa, y controle la impedancia a 50 Ω. El texto original recomienda un ancho superior a 10 mil, mientras que la lista de comprobación original marca ≥10 mil como obligatorio; mantenga esa distinción y determine el ancho final para lograr 50 Ω con la configuración de capas elegida. Use apantallamiento de masa tridimensional y vías de cosido a ambos lados; evite esquinas agudas y mantenga DC-DC, VBAT, relojes e I2C/SPI/SDIO/I2S/UART de alta velocidad alejados de la zona RF.

Trace MIPI_DSI como pares diferenciales de 100 Ω y ajuste la longitud de los pares de datos respecto al par de reloj. Ajuste también la longitud de OPI PSRAM y de los buses LCDC SPI/QSPI. Cuando sea práctico, proteja con masa las pistas de reloj e I2C y evite tramos largos en paralelo con señales no relacionadas.

6.3.3. Trazado analógico¶

Apantalle las pistas GPADC con masa en tres dimensiones y aléjelas de las rutas ruidosas de medición de tensión de batería y temperatura. Compruebe la impedancia y las fugas del divisor frente al tiempo de estabilización requerido.

6.4. Lista de comprobación del diseño de PCB¶

Cada tabla cubre un área de revisión del diseño de PCB. Si una tabla no incluye la columna «Aplicable a», la fila corresponde a todas las variantes incluidas en el libro de trabajo.

6.4.1. Encapsulado¶

6.4.2. Alimentación¶

6.4.3. Colocación de condensadores e inductores de alimentación¶

6.4.4. Reloj¶

Aclaración sobre la fuente: El texto original pide una zona sin cobre en las capas superior y adyacente bajo la zona del cristal; la lista de comprobación menciona la capa superior en placas de 4 capas y las capas 2 y 3 cuando sea necesario. Sin embargo, los modelos de trazado de 48 MHz y 32,768 kHz muestran un plano GND en L2 bajo las pistas XI/XO. La fuente no aclara si la zona sin cobre solo corresponde a la huella del cristal o también al área de trazado, ni cómo se relacionan los requisitos por capa. Confirme con SiFli la zona sin cobre requerida antes de liberar el diseño; no la deduzca.

6.4.5. Botones¶

6.4.6. RF¶

6.4.7. Señales de alta velocidad¶

6.4.8. ADC¶

6.4.9. Puntos de prueba¶

6.4.10. Tierra¶

Última actualización: 2026-10-21