SF32LB55x 硬件设计指南 — PCB 布局指导¶

6. PCB 布局指导¶

6.1. 封装与叠层¶

按所选 QFN 或 BGA 封装核对封装图、焊盘要求及装配厂的工艺能力。BGA 封装需要提前确认焊球扇出、过孔方案、阻焊规则和 PCB 厂工艺限制。

6.1.1. 叠层与制造工艺参考¶

思澈科技（SiFli）建议 QFN68L 和 BGA145 采用常规 PTH 工艺和四层板；BGA169 的参考方案则采用一阶 HDI 盲埋孔板。资料中的四层和六层叠层示例成品厚度为 0.7 mm ±10%。这些是参考结构，并非通用限制；应结合所选封装图，向 PCB 厂确认成品厚度和工艺能力。

原图标注成品板厚为 0.7 mm ±10%（含电镀层和阻焊层）。该图将 L1/L4 铜箔+电镀厚度标为 0.048 mil（0.001219 mm），L2/L3 铜箔厚度标为 0.07 mil（0.001778 mm）。这些数值与常见 PCB 铜厚表达存在明显差异；此处按原图照录，不应直接作为制造要求，须向思澈科技（SiFli）和 PCB 厂书面确认。

原图标注六层 HDI 成品板厚为 0.7 mm ±10%（含电镀层和阻焊层）。叠层、介质参数及理论厚度均为参考值，量产前须由 PCB 厂按实际材料、铜厚和阻抗要求复核。

6.1.2. 焊盘尺寸¶

• BGA145/BGA169：焊球直径 0.25 mm、间距 0.5 mm；参考焊盘图给出的阻焊开窗为 0.33 mm，钢网开口为 0.25 mm。
• QFN68L：周边焊盘为 0.2 × 0.55 mm、间距 0.35 mm；参考图给出的阻焊开窗为 0.3 × 0.65 mm，钢网开口为 0.2 × 0.55 mm。中心裸露焊盘标称尺寸为 5.49 mm × 5.49 mm，范围为 5.39–5.59 mm。

发布焊盘封装前，应核对封装图以及装配厂对钢网和阻焊的要求。

6.2. 通用 PCB 规则¶

• BUCK 电流回路应短且宽，回流路径应紧贴开关回路。
• RF、晶体、GPADC 和音频区域远离开关电源、显示时钟、马达和充电器。
• 高速存储和显示接口在连续参考地上成组走线。
• ESD 器件靠近连接器，信号先经过保护器件再进入芯片。
• 为电源、启动、调试、RF 和量产校准预留测试点。

6.2.1. 制造间距参考¶

以下数据摘录自思澈科技（SiFli）的 PTH 和六层 HDI 参考规则图，不可替代 PCB 厂针对所选叠层给出的现行规则。

原图的同网络间距矩阵仅在部分单元格标出 0 mm，空白单元格未定义；不得据此推断未标注组合也可采用 0 mm。布局发布前，请逐项向 PCB 厂确认。

6.2.2. 电源与接地布局¶

• DC-DC 电感和电容应靠近对应管脚。BUCK_VSW 走线应短且宽，尽量缩小回路面积；输出电容的地端通过多个过孔连接地平面；BUCK_VOUT 反馈走线应宽于 0.25 mm。电感下方不铺表层铜，也不穿过无关走线；相邻层应为完整地平面。
• PVDD_PMU1（管脚 67）的电容应靠近管脚，走线宽度至少为 0.3 mm。LDO/IO 电容应靠近对应管脚；走线宽度按负载电流确定，对纹波或稳定性敏感的电源应采用短而宽的走线。
• QFN 裸露焊盘应通过多个过孔直接连接主地，RF 和 PMU 区域尤其如此。BGA145 和 BGA169 的 RF 接地焊球 C12、C13、D12 和 E13 应连接主地，参见 BGA145 焊球图、BGA169 器件 1 焊球图和 BGA169 器件 2 焊球图。D2、B3 仅在 BGA169 中是 PMU 接地焊球；在 BGA145 中，D2 为 PA79，B3 为 BUCK2_VOUT。不要用表层铜将不同接地焊球相互桥接。

原图核对说明： 源资料正文列出的 RF 接地焊球中 E13 重复出现；RF 接地图则将 AVSS_TRF 标为 C13、AVSS_RRF 标为 E13、AVSS_BB 标为 C12、AVSS_VCO 标为 D12。上文坐标按图中标注整理；布线前仍应按所选封装的焊球图核对。

6.2.3. EMI、ESD 与保护¶

条件允许时，将时钟和噪声较大的电源走线布置在内层。ESD 器件应靠近连接器，使信号进入板内前先经过保护器件，避免形成支线；接地路径应短、宽，并通过过孔直接连接地平面。USB 充电测试点应位于 TVS 的连接器侧。电池输入 TVS 应位于连接器与板端负载之间，使到芯片的路径先经过 TVS，其接地连接应短。

6.3. 接口走线¶

时钟走线应短、带屏蔽并远离高速数字信号。RF 走线应按 50 Ω 特性阻抗控制，匹配网络保持紧凑。存储和显示总线应根据速率进行长度控制并成组布线。音频和 GPADC 信号应屏蔽，并远离开关电流路径。

6.3.1. 晶体布局与走线¶

• 晶体应放在屏蔽区域内，距板边大于 1 mm，距 PA、充电器和 PMU 等热源大于 5 mm；晶体周围至少留出 0.25 mm 间距。
• 48 MHz 晶体走线应位于顶层，长度为 3–10 mm、线宽为 0.1 mm。48M_XI 与 48M_XO 的间距至少为 0.15 mm，见源走线模型，并应在三维方向进行地屏蔽。走线应远离 VBAT、DC-DC 和高速信号。源资料正文要求在晶体区域下方的顶层及相邻层禁布铜，并禁止无关走线穿过该区域。
• 32.768 kHz 晶体走线应位于顶层，长度不超过 10 mm、线宽为 0.1 mm；XI 与 XO 间距至少为 0.15 mm，并应在三维方向进行地屏蔽。源资料正文要求在晶体区域下方的顶层及相邻层禁布铜，并禁止无关走线穿过该区域。

6.3.2. RF 与高速接口¶

RF 匹配网络应靠近芯片，而非天线。AVDD_BRF 电容应靠近管脚，地端直接连接主地。RF 走线应位于顶层且不换层，并按 50 Ω 阻抗控制。源资料正文建议线宽大于 10 mil，而检查表将 ≥10 mil 列为必检项；应区分建议值与检查表下限，并结合所选叠层的 50 Ω 阻抗计算确定最终线宽。两侧采用三维地屏蔽和地过孔，避免尖角。DC-DC、VBAT、时钟及高速 I2C/SPI/SDIO/I2S/UART 走线应远离 RF 区域。

MIPI_DSI 应按 100 Ω 差分阻抗布线，数据差分对与时钟差分对应进行长度匹配。OPI PSRAM 和 LCDC SPI/QSPI 总线应做长度匹配。时钟和 I2C 走线可用地线护绕，并避免与无关信号长距离平行。

6.3.3. 模拟信号走线¶

GPADC 走线应在三维方向进行地屏蔽，并远离噪声较大的电池电压及温度检测路径。还应结合所需建立时间检查分压器阻抗和漏电流。

6.4. PCB 布局核对表¶

以下各表分别对应一个 PCB 布局审查区域。若表中不存在“适用型号”列，则表示该项适用于工作簿覆盖的全部型号。

6.4.1. 封装¶

6.4.2. 电源¶

6.4.3. 电源电容与电感摆放¶

6.4.4. 时钟¶

源资料说明： 源资料正文要求在晶体区域下方的顶层及相邻层禁布铜；检查表则列出 4 层板的顶层，并注明必要时还需避让第 2、3 层。48 MHz 走线模型和 32.768 kHz 走线模型均画出了 XI/XO 走线下方的 L2 接地层。源资料未说明禁布区是否仅限晶体封装正下方，还是也覆盖走线下方，也未说明这些层要求如何对应。投板前请向思澈科技（SiFli）确认具体禁布层，不要自行推断。

6.4.5. 按键¶

6.4.6. 射频¶

6.4.7. 高速信号¶

6.4.8. ADC¶

6.4.9. 测试点¶

6.4.10. 地¶

最后更新: 2026-10-21