SF32LB55x Hardware-Design-Leitfaden — PCB-Layout-Richtlinien¶

6. PCB-Layout-Richtlinien¶

6.1. Footprint und Leiterplattenaufbau¶

Berücksichtigen Sie die Gehäusezeichnung, die Vorgaben für das Pad-Layout und die Bestückbarkeit des gewählten QFN- oder BGA-Gehäuses. Bei BGA-Gehäusen müssen das Ball-Fanout, die Via-Strategie, die Lötstopplack-Regeln und die Fertigungsgrenzen frühzeitig geklärt werden.

6.1.1. Referenz für Lagenaufbau und Fertigung¶

SiFli empfiehlt für QFN68L und BGA145 ein konventionelles PTH-Verfahren und eine vierlagige Leiterplatte. Für BGA169 empfiehlt die Referenz einen einstufigen HDI-Aufbau mit Blind-/Buried-Vias. Die dargestellten vier- und sechslagigen Aufbauten haben eine fertige Dicke von 0,7 mm ±10 %. Dies sind Referenzaufbauten, keine allgemeinen Grenzwerte. Stimmen Sie Gehäusezeichnung, fertige Dicke und Fertigungsfähigkeit mit dem Leiterplattenhersteller ab.

Die Quelldarstellung nennt eine fertige Leiterplattendicke von 0,7 mm ±10 %, einschließlich Beschichtung und Lötstoppmaske. Für die Kupfer-plus-Beschichtung-Dicke von L1/L4 sind 0,048 mil (0,001219 mm) und für die Kupferdicke von L2/L3 0,07 mil (0,001778 mm) angegeben. Diese Werte weichen deutlich von der üblichen Angabe von Leiterplatten-Kupferdicken ab. Sie sind wie abgebildet übernommen, keine Fertigungsvorgaben; lassen Sie sie vor der Verwendung schriftlich von SiFli und dem Leiterplattenhersteller bestätigen.

Die Quelldarstellung nennt für die sechslagige HDI-Leiterplatte eine fertige Dicke von 0,7 mm ±10 %, einschließlich Beschichtung und Lötstoppmaske. Lagenaufbau, dielektrische Parameter und theoretische Dicke sind Referenzwerte; lassen Sie sie vor der Serienfertigung anhand der tatsächlichen Materialien, Kupferdicken und Impedanzvorgaben vom Leiterplattenhersteller prüfen.

6.1.2. Abmessungen der Padgeometrie¶

• BGA145/BGA169: Kugeldurchmesser 0,25 mm und Rastermaß 0,5 mm; das Referenz-Land-Pattern zeigt eine Lötstoppmaskenöffnung von 0,33 mm und eine Pastenöffnung von 0,25 mm.
• QFN68L: Umfangspads 0,2 × 0,55 mm bei 0,35 mm Rastermaß; die Referenz zeigt eine Lötstoppmaskenöffnung von 0,3 × 0,65 mm und eine Pastenöffnung von 0,2 × 0,55 mm. Das freiliegende Pad hat nominal 5,49 mm × 5,49 mm, zulässig sind 5,39–5,59 mm.

Prüfen Sie vor der Footprint-Freigabe die Gehäusezeichnung sowie die Vorgaben des Bestückers für Schablone und Lötstoppmaske.

6.2. Allgemeine PCB-Regeln¶

• BUCK-Schleifen kurz und breit halten, mit Rückstrom nahe der Schaltschleife.
• RF-, Quarz-, GPADC- und Audio-Bereiche von Schaltnetzteilen, Display-Takten, Motoren und Ladeschaltungen fernhalten.
• High-Speed-Speicher- und Display-Schnittstellen über einer durchgehenden Referenzmasse routen.
• ESD-Schutz nahe an Steckverbindern platzieren und Signale zuerst durch das Schutzbauteil führen.
• Ausreichend Testpunkte für Stromversorgung, Boot, Debug, RF und Produktionskalibrierung vorsehen.

6.2.1. Referenzwerte für Fertigungsabstände¶

Die folgenden Werte sind aus den PTH- und sechslagigen HDI-Referenzregeln von SiFli übernommen. Sie ersetzen nicht die aktuellen Fertigungsregeln des Herstellers für den gewählten Lagenaufbau.

In der Gleichnetz-Abstandsmatrix der Quelldarstellungen sind nur einzelne Zellen mit 0 mm markiert; leere Zellen sind nicht spezifiziert. Leiten Sie daraus nicht ab, dass auch nicht aufgeführte Kombinationen 0 mm zulassen. Bestätigen Sie alle Regeln vor der Layoutfreigabe mit dem Leiterplattenhersteller.

6.2.2. Stromversorgung und Masseführung¶

• Platzieren Sie DC-DC-Induktivitäten und -Kondensatoren nahe an den Pins. Führen Sie BUCK_VSW kurz und breit, minimieren Sie die Schleifenfläche, verbinden Sie die Masse der Ausgangskondensatoren über mehrere Vias mit der Massefläche und führen Sie die BUCK_VOUT-Feedback-Leiterbahn mit einer Breite von mehr als 0,25 mm. Vermeiden Sie Oberflächenkupfer und andere Leiterbahnen unter einer Induktivität; die angrenzende Lage soll eine durchgehende Massefläche sein.
• Platzieren Sie die Kondensatoren für PVDD_PMU1 (Pin 67) nahe am Pin und verwenden Sie eine mindestens 0,3 mm breite Leiterbahn. LDO-/IO-Kondensatoren gehören nahe an die jeweiligen Pins. Bemessen Sie die Leiterbahnbreite nach dem Laststrom und halten Sie empfindliche Versorgungsleitungen für geringe Welligkeit und stabile Funktion kurz und breit.
• Verbinden Sie das freiliegende QFN-Pad über mehrere Vias direkt mit der Hauptmasse, besonders in RF- und PMU-Bereichen. Bei BGA145 und BGA169 sind C12, C13, D12 und E13 die RF-Masseballs; verbinden Sie sie gemäß der BGA145-Ballmap, der BGA169-Ballmap für Gerät 1 und der BGA169-Ballmap für Gerät 2 mit der Hauptmasse. D2 und B3 sind bei BGA169 PMU-Masseballs; bei BGA145 ist D2 PA79 und B3 BUCK2_VOUT. Verbinden Sie unterschiedliche Masseballs nicht mit Oberflächenkupfer miteinander.

Abgleich mit der Originalabbildung: Im Begleittext wird E13 in der Liste der RF-Masseballs doppelt genannt. Die RF-Masseabbildung kennzeichnet dagegen AVSS_TRF mit C13, AVSS_RRF mit E13, AVSS_BB mit C12 und AVSS_VCO mit D12. Die obigen Koordinaten folgen den Beschriftungen der Abbildung; prüfen Sie sie vor dem Routing anhand der Ballmap des gewählten Gehäuses.

6.2.3. EMI, ESD und Schutz¶

Führen Sie Takt- und störende Versorgungsleitungen nach Möglichkeit auf Innenlagen. Platzieren Sie ESD-Bauteile am Steckverbinder, sodass jedes Signal vor dem Eintritt in die Leiterplatte durch den Schutz geführt wird und keine Abzweigung entsteht. Die Masseverbindung soll kurz und breit sein und über ein direktes Via an die Fläche angebunden werden. Beim USB-Laden liegt der Testpunkt auf der Steckverbinderseite des TVS. Am Akkueingang wird das TVS zwischen Steckverbinder und Platinenlast platziert; damit liegt es auf dem Strompfad zum Chip vor der Last. Halten Sie seine Masseverbindung kurz.

6.3. Schnittstellen-Routing¶

Takt-Leiterbahnen sollten kurz, geschirmt und von schnellen digitalen Signalen isoliert sein. RF-Leiterbahnen sind als 50-Ω-Leitungen mit einem kompakten Anpassungsnetzwerk auszulegen. Speicher- und Display-Leiterbahnen sollten entsprechend ihrer Geschwindigkeit längenkontrolliert und als gruppierte Busse geroutet werden. Audio- und GPADC-Signale sollten geschirmt und von Schaltströmen ferngehalten werden.

6.3.1. Platzierung und Routing der Quarze¶

• Platzieren Sie jeden Quarz innerhalb des geschirmten Bereichs, mehr als 1 mm vom Leiterplattenrand und mehr als 5 mm von Wärmequellen wie PA, Ladegerät und PMU entfernt. Halten Sie rund um den Quarz mindestens 0,25 mm Abstand ein.
• Führen Sie die 48-MHz-Quarzleitungen auf der obersten Lage; sie sollen 3–10 mm lang und 0,1 mm breit sein. Der Abstand zwischen 48M_XI und 48M_XO muss mindestens 0,15 mm betragen, wie im ursprünglichen Routingmodell dargestellt; sorgen Sie für eine dreidimensionale Masseabschirmung. Halten Sie die Leitungen von VBAT, DC-DC und schnellen Signalen fern. Der Begleittext fordert unter dem Quarzbereich auf der obersten und angrenzenden Lage eine Kupferfreihaltung und verbietet dort fremde Leiterbahnen.
• Führen Sie die 32,768-kHz-Quarzleitungen auf der obersten Lage; sie sollen höchstens 10 mm lang und 0,1 mm breit sein. Der Abstand zwischen XI und XO muss mindestens 0,15 mm betragen; sorgen Sie für eine dreidimensionale Masseabschirmung. Der Begleittext fordert unter dem Quarzbereich auf der obersten und angrenzenden Lage eine Kupferfreihaltung und verbietet dort fremde Leiterbahnen.

6.3.2. RF- und Hochgeschwindigkeitsschnittstellen¶

Platzieren Sie das RF-Anpassungsnetzwerk nahe am Chip, nicht an der Antenne. Der AVDD_BRF-Kondensator gehört nahe an den Pin; seine Masse ist direkt mit der Hauptmasse zu verbinden. Führen Sie RF auf der obersten Lage ohne Lagenwechsel und mit kontrollierten 50 Ω. Der Begleittext empfiehlt eine Breite von mehr als 10 mil, während die Checkliste ≥10 mil als erforderlich kennzeichnet. Behalten Sie diese Unterscheidung bei und bestimmen Sie die endgültige Breite anhand der 50-Ω-Berechnung für den gewählten Lagenaufbau. Verwenden Sie eine dreidimensionale Masseabschirmung und Stitching-Vias auf beiden Seiten, vermeiden Sie scharfe Ecken und halten Sie DC-DC, VBAT, Takte sowie schnelle I2C/SPI/SDIO/I2S/UART vom RF-Bereich fern.

Führen Sie MIPI_DSI als differentielle Paare mit 100 Ω und gleichen Sie die Datenpaare auf das Taktpaar ab. Stimmen Sie auch die Längen von OPI-PSRAM- und LCDC-SPI/QSPI-Bussen ab. Schirmen Sie Takt- und I2C-Leitungen nach Möglichkeit mit Masse und vermeiden Sie lange parallele Abschnitte mit nicht zugehörigen Signalen.

6.3.3. Analoges Routing¶

Schirmen Sie GPADC-Leiterbahnen dreidimensional mit Masse ab und halten Sie sie von verrauschten Akkuspannungs- und Temperaturmesspfaden fern. Prüfen Sie Teilerimpedanz und Leckstrom im Hinblick auf die erforderliche Einschwingzeit.

6.4. PCB-Layout-Checkliste¶

Die folgenden Tabellen decken die einzelnen Prüfbereiche des PCB-Layouts ab. Ist keine Spalte „Gilt für“ vorhanden, gilt die Zeile für alle in der Arbeitsmappe erfassten Varianten.

6.4.1. Gehäuse¶

6.4.2. Stromversorgung¶

6.4.3. Platzierung von Kondensatoren und Induktivitäten der Stromversorgung¶

6.4.4. Takt¶

Hinweis zur Quelle: Der Begleittext fordert unter dem Quarzbereich eine Kupferfreihaltung auf der obersten und angrenzenden Lage; die Checkliste nennt bei einer 4-Lagen-Platine die oberste Lage sowie bei Bedarf die Lagen 2 und 3. Die 48-MHz-Routingabbildung und das 32,768-kHz-Routingmodell zeigen jedoch jeweils eine L2-Massefläche unter den XI/XO-Leitungen. Die Quelle klärt weder, ob die Freihaltung nur unter dem Quarzgehäuse oder auch im Leiterbahnbereich gilt, noch wie die Lagenangaben zusammenpassen. Bestätigen Sie die erforderliche Kupferfreihaltung vor der Freigabe mit SiFli; treffen Sie keine eigene Annahme.

6.4.5. Tasten¶

6.4.6. RF¶

6.4.7. High-Speed-Signale¶

6.4.8. ADC¶

6.4.9. Testpunkte¶

6.4.10. Masse¶

Zuletzt aktualisiert: 2026-10-12