Guía de diseño de hardware SF32LB57x — Reloj, RF e interfaces de usuario¶

5.3. Generación de reloj¶

La generación de reloj abarca el cristal principal de 48 MHz, el cristal RTC de 32,768 kHz y las condiciones de calibración que afectan a la RF, Bluetooth, la precisión del RTC y el funcionamiento de bajo consumo. Tenga presentes los requisitos de selección y disposición de los cristales durante la revisión del esquemático y la colocación en la PCB.

5.3.1. Cristal principal de 48 MHz¶

Parámetros recomendados:

La guía fuente indica que reducir la capacitancia CL y el ESR disminuye el consumo del cristal. Reserve una huella para un condensador de ajuste en paralelo junto al cristal de 48 MHz; según la guía, no es necesario montarlo cuando CL es inferior a 12 pF.

Requisitos de colocación y trazado:

• Coloque el cristal cerca de los pines del chip, preferiblemente dentro de la zona del blindaje metálico.
• Aléjelo del PA, el cargador, la PMU, los convertidores DC/DC, la batería y las pistas digitales de alta velocidad.
• Siempre que sea posible, rútelo en la capa superior con una anchura de 0,1 mm y una longitud de 3 mm a 10 mm. Mantenga al menos 0,15 mm entre las pistas 48M_XI y 48M_XO, según la figura de trazado de la guía fuente.
• Respete la zona de exclusión del cristal en la capa superior definida por el diseño de referencia y no enrute señales bajo el cristal. La guía fuente contiene instrucciones contradictorias sobre el cobre de tierra en la capa adyacente; consulte la nota siguiente.
• Use blindaje tridimensional conectado a tierra, pero no acerque demasiado la tierra a las pistas de oscilación.

El rango especificado de capacitancia de carga del cristal de 48 MHz es de 7 pF a 12 pF, con unos 8,8 pF recomendados. Valide el cristal seleccionado con el circuito oscilador en el hardware del producto y confirme el error de frecuencia. Incluya la calibración del cristal en la puesta en marcha de producción; no dé por hecho que el ajuste predeterminado del software sirve para todos los cristales.

5.3.2. Cristal RTC de 32,768 kHz¶

Parámetros recomendados:

La guía fuente indica que reducir CL y el ESR disminuye el consumo del cristal. El cristal RTC de 32,768 kHz puede usar una capacitancia de carga de 7 pF u 11,5 pF; según la guía, ninguna de estas opciones requiere un condensador de ajuste externo. Para otros valores de capacitancia de carga, mida el circuito y determine la capacitancia de ajuste necesaria.

Requisitos de colocación y trazado:

• Coloque el cristal cerca del chip y mantenga las pistas cortas.
• Use una anchura de pista de 0,1 mm y una longitud máxima de 10 mm. Mantenga al menos 0,15 mm entre 32K_XI y 32K_XO, según la figura de trazado de la guía fuente, y añada blindaje tridimensional de tierra.
• Respete la zona de exclusión del cristal en la capa superior definida por el diseño de referencia y no enrute señales bajo el cristal. La guía fuente contiene instrucciones contradictorias sobre el cobre de tierra en la capa adyacente; consulte la nota siguiente.
• Aleje el cristal de la alimentación, RF, USB, SDIO, el reloj de pantalla y el ruido de carga.

La CL del cristal de 32,768 kHz debe coincidir con la configuración del registro: para 7 pF, ajuste PMUC->LXT_CR->CAP_SEL = 0; para 11,5 pF, ajuste PMUC->LXT_CR->CAP_SEL = 1. Confirme este ajuste en el firmware antes de EVT, ya que la mayoría de los cristales recomendados son de 7 pF, mientras que algunos valores predeterminados del firmware pueden corresponder a otra capacitancia de carga.

5.3.3. Salidas de reloj de bajo consumo¶

En los modos Sleep, DeepSleep, Standby y Hibernate, los pines PA24 a PA27 pueden emitir el reloj RC10K o una señal de 32,768 kHz.

En los modos Sleep, DeepSleep y Standby, los pines PA24 a PA27 también pueden emitir una señal PWM de hasta 16 kHz generada por LPTIM2.

5.4. RF¶

5.4.1. Esquemático de RF¶

Requisitos principales del esquemático de RF:

• Reserve huellas para una red de adaptación π en la ruta de la antena, destinadas al filtrado de espurios y al ajuste de la antena.
• El esquemático de referencia muestra posiciones NC en derivación y un condensador en serie de 15 pF / 50 V. El texto fuente también indica que no hace falta añadir componentes de adaptación si la antena ya está adaptada en impedancia. Confirme qué posiciones deben montarse a partir del diseño de la antena y de las mediciones de RF; no trate la configuración ilustrada como universal.
• Coloque la red de adaptación cerca del pin RF del chip, no junto a la antena.
• Coloque el condensador de filtro de AVDD_BRF cerca del chip y conecte su tierra directamente a la tierra principal mediante vías cercanas.
• Diseñe la antena, la red de adaptación, la protección ESD de RF y el conector como una única ruta de señal.

5.4.2. Diseño de PCB para RF¶

Requisitos de la PCB:

• Trace la señal RF como una línea no balanceada de 50 Ω.
• Priorice el enrutamiento en la capa superior, con el mínimo de vías y cambios de capa.
• Evite los ángulos agudos y las esquinas de 90 grados.
• Añada cobre de tierra y una valla de vías a ambos lados.
• Mantenga una referencia de tierra continua bajo la pista RF.
• Aleje la RF de los convertidores DC/DC, los cristales, USB, SDIO, los relojes de pantalla, las rutas de alta corriente del cargador y otras zonas ruidosas.

5.4.3. Puesta en marcha y calibración de RF¶

Verifique el rendimiento de RF mediante mediciones; una conectividad esquemática correcta es solo el punto de partida.

Comprobaciones recomendadas durante la puesta en marcha de RF:

• Compruebe el error de frecuencia y la estabilidad de arranque del cristal de 48 MHz.
• Mediante pruebas conducidas, compruebe la potencia de transmisión, el error de frecuencia, la sensibilidad del receptor y la calidad de modulación.
• Ajuste la red de adaptación π con la carcasa, la batería, el blindaje y la posición de antena definitivos.
• Verifique el rendimiento de RF con la pantalla encendida, durante la carga, mientras funcionan USB/SDIO y la actualización de pantalla, con el motor activo y durante el funcionamiento del audio.
• Asegúrese de que el útil de producción permita calibrar el cristal, realizar pruebas RF básicas y descargar el firmware.

5.5. Interfaces de usuario¶

5.5.1. Pantalla, táctil y retroiluminación¶

Revise la pantalla, la interfaz táctil y la retroiluminación como un único grupo, ya que durante la puesta en marcha de la placa suelen interactuar la temporización del panel, la secuencia de alimentación, el enrutamiento del FPC, el despertar por tacto, la protección ESD y el ruido de la retroiluminación.

5.5.2. Selección de la interfaz de pantalla¶

El LCDC del SF32LB57x admite varios tipos de interfaz de pantalla, según el dispositivo concreto.

Consideraciones y ejemplos comunes de pantalla:

• El controlador de pantalla admite SPI de 3 y 4 líneas, Dual SPI, Quad SPI, RGB de 16 bits, MCU 8080 de 16 bits, EPD de 16 bits y JDI serie/paralelo.
• Las profundidades de color admitidas incluyen RGB888, RGB666, RGB565 y RGB111; la resolución máxima puede llegar a 1024 x 1024. Confirme los modos exactos admitidos por el dispositivo seleccionado.
• En proyectos de alta resolución, evalúe cuanto antes el ancho de banda de la interfaz, la RAM de pantalla, el ancho de banda de PSRAM y la estrategia de actualización.
• Si el proyecto no requiere una asignación de pines personalizada, tome como punto de partida un grupo de IO de una configuración del SDK o de un diseño de referencia adaptado a la interfaz del panel. El enrutamiento matricial ofrece flexibilidad, pero usar un grupo de IO compatible con el software reduce los riesgos asociados al desarrollo del controlador y a la puesta en marcha.
• La inicialización del panel, la secuencia de alimentación y el modo de interfaz deben seguir la hoja de datos del fabricante del panel.

Las tablas siguientes muestran la asignación exacta de señales a pines para cada tipo de interfaz de pantalla. Consulte la tabla correspondiente a la interfaz del panel seleccionado.

LCDC_IF24 a LCDC_IF29 no se utilizan en ninguno de los modos RGB.

5.5.3. Directrices para pantalla y táctil¶

• Controle por separado la alimentación de la pantalla y de la retroiluminación; déjelas apagadas al encender, salvo que el producto requiera lo contrario.
• Para relojes de pantalla de alta velocidad, reserve una resistencia en serie y, opcionalmente, una huella para un condensador en derivación NC con el fin de ajustar las emisiones EMI.
• Mantenga el FPC, el conector de pantalla y las pistas táctiles alejados de la zona de la antena RF.
• Si se requiere despertar por tacto, conecte INT táctil a una GPIO compatible con activación.
• Haga coincidir los dominios de tensión de IO de la pantalla, el circuito integrado táctil y la MCU.
• Añada protección ESD a las interfaces de pantalla y táctil expuestas al exterior.
• Priorice los grupos de pines dedicados para las señales de pantalla SPI/QSPI. Para RGB, 8080, EPD y otras interfaces paralelas de alta velocidad, seleccione grupos adecuados para salidas rápidas y mantenga la coherencia de temporización en el diseño.
• Si SPI/QSPI usa enrutamiento matricial, limite el reloj a 50 MHz o menos y configure la intensidad de excitación GPIO como DS1 = 0, DS0 = 1.
• Para señales RGB, MCU8080 y EPD por encima de 30 MHz, priorice el enrutamiento matricial en PA22 a PA50; PA52 a PA54 solo pueden transportar B1 a B6.

5.5.4. Secuencia de puesta en marcha de la pantalla¶

Ponga en marcha la pantalla por etapas para no introducir demasiadas variables a la vez:

1. Compruebe la alimentación de la pantalla, el reinicio, la retroiluminación/habilitación y la lectura del ID del panel.
2. Muestre colores sólidos a la velocidad de interfaz estable más baja; confirme el orden RGB, la profundidad de color y la dirección de barrido.
3. Compruebe las ventanas de actualización parcial, la señal TE, la sincronización de cuadros o el comportamiento de los modos de comandos/vídeo.
4. Aumente gradualmente la velocidad de la interfaz y, después, añada LVGL, ePicasso, DMA y la atenuación de la retroiluminación.
5. Por último, valide el reposo, la activación, el apagado/encendido de pantalla, la conexión/desconexión del cargador y el funcionamiento con Bluetooth conectado.

Ante ruido visual, tearing, colores incorrectos o fallos intermitentes de actualización, compruebe primero la inicialización del panel, la temporización de la interfaz, el formato de píxel, la ventana de actualización, la coherencia de caché y la integridad de señal del FPC.

5.5.5. Audio¶

Revise el audio como un subsistema sensible al ruido: compruebe conjuntamente la polarización del micrófono, las referencias de audio, las entradas analógicas, las salidas DAC, los relojes de audio digital, el control del PA externo y la acústica de la carcasa.

SF32LB57x dispone de dos entradas ADC analógicas, cada una compatible con entrada no balanceada o diferencial; una salida DAC analógica diferencial que requiere un PA externo para accionar un altavoz o unos auriculares; y dos interfaces de micrófono PDM que admiten hasta cuatro micrófonos digitales en total.

5.5.6. Entrada de audio analógica¶

Directrices:

• Coloque los condensadores de desacoplo de MIC_BIAS, AUD_VREF y AVDD33_AUD cerca del chip.
• Añada un condensador de bloqueo de CC a la entrada de micrófono analógica; se recomiendan 2,2 µF o más.
• Coloque los componentes de entrada analógica cerca de los pines del chip.
• Mantenga cortas y apantalladas las pistas de ADCP y otras señales analógicas, y aléjelas de las fuentes de ruido.
• Si se usa una GPIO multiplexada como entrada analógica, configure el pin en alta impedancia según corresponda.

El circuito de referencia muestra cada micrófono polarizado mediante una resistencia de 1 kΩ, con desacoplo de polarización de 4,7 µF, un condensador de entrada en serie de 2,2 µF y un condensador de 10 nF desde la entrada ADC a tierra. Son valores del circuito de referencia ilustrado; verifíquelos con el micrófono y el diseño de entrada analógica seleccionados.

El dibujo de referencia conecta dos micrófonos a cada interfaz PDM y comparte sus líneas de reloj y datos. Los pines SELECT se conectan a niveles distintos para separar los canales izquierdo y derecho; cada micrófono tiene un condensador local de desacoplo de alimentación de 100 nF. El dibujo llama a las redes de datos PDM1_DAT y PDM2_DAT, mientras que la tabla de señales usa PDM1_DATA y PDM2_DATA; verifique los nombres exactos de pines/matriz del dispositivo elegido.

5.5.7. Salida de audio analógica¶

Directrices:

• Enrute DACP/DACN como un par diferencial.
• Mantenga el par corto, iguale la longitud de las pistas y aléjelo de RF, DC/DC, USB, SDIO y los relojes de pantalla.
• Coloque las redes RC de adaptación de salida cerca del chip.
• Mantenga la capacitancia parásita dentro de los límites requeridos para audio.
• Mantenga limpias y cortas las rutas de alimentación y referencia de audio.

Siga el circuito recomendado de la Figura 5.5-3. El filtro diferencial paso bajo dentro del recuadro discontinuo debe colocarse cerca de los pines del chip para suprimir las interferencias de alta frecuencia y mejorar la relación señal/ruido de la salida de audio.

La etapa NS4150B ilustrada usa una alimentación de +5 V, condensadores de acoplamiento DAC de 100 nF, resistencias de entrada de 43,2 kΩ y PA51 para habilitar el amplificador, con una resistencia de pull-down de 5,1 MΩ. El dibujo indica 3 mA de corriente estática del amplificador, 0,1 µA en apagado y 0,6 µA por el pull-down. Son valores del circuito de ejemplo, no especificaciones universales de los PA; verifíquelos con el amplificador seleccionado y los requisitos del sistema.

5.5.8. Audio digital¶

Para I2S y PDM:

• Haga coincidir la tensión de IO del periférico.
• Compruebe la longitud de las pistas de reloj, la diafonía y la continuidad de la referencia de tierra.
• Revise la secuencia de alimentación de los micrófonos, el códec, el PA y la MCU.
• Asegúrese de que los periféricos de audio digital entren en un estado seguro durante el reposo.

5.5.9. Validación de audio¶

Los problemas de audio suelen involucrar simultáneamente el hardware, la carcasa, la ganancia de software y el ruido de alimentación. Valide:

• El ruido en reposo, durante la grabación y la reproducción, y durante la carga.
• La diafonía mientras se actualiza la pantalla, transmite Bluetooth, vibra el motor, USB está conectado y SDIO está activo.
• La tensión de polarización del micrófono, la polaridad y capacidad del condensador de bloqueo de CC y el rango de modo común de entrada.
• El nivel de salida diferencial DACP/DACN, la adaptación de carga y el rango de entrada del PA externo.
• La frecuencia de reloj PDM/I2S, la asignación de canales y la configuración de la frecuencia de muestreo.

5.5.10. Cámara¶

La interfaz de cámara admite DVP de hasta 16 bits, SPI con 2 líneas de datos y QSPI con 4 líneas de datos.

Directrices:

• Confirme el ancho de la interfaz, el reloj, las señales de sincronización, las líneas de datos y la configuración del multiplexor de pines.
• Permita que la MCU controle la alimentación, el reinicio, PWDN y el reloj de la cámara.
• Mantenga agrupadas las pistas de datos y de reloj de la cámara, con longitudes coherentes, y aléjelas de las señales RF y analógicas.
• Proporcione una referencia de tierra continua para las rutas de cámara de alta velocidad.
• Añada protección ESD al conector de cámara o al FPC cuando sea necesario.

Secuencia recomendada para poner en marcha la cámara:

• Primero confirme la alimentación, el reinicio, PWDN, MCLK y la ruta de control I2C/SPI de la cámara.
• Lea el ID del sensor y compruebe la tabla de inicialización y el formato de salida.
• Use un modo de baja resolución y baja frecuencia de cuadros para validar PCLK, VSYNC, HSYNC/HREF y la asignación de las líneas de datos.
• Aumente la resolución y la frecuencia de cuadros solo cuando la ruta básica sea estable; después, pruebe junto con la actualización de pantalla, las escrituras en almacenamiento y la conexión Bluetooth.

Para cámaras DVP de 10 bits, use un cableado de 8 bits si escasean las GPIO; conecte todos los bits de datos únicamente cuando el diseño disponga de suficientes GPIO.

5.5.11. Botones y motor¶

• El botón de encendido/reinicio debe utilizar PA34, activo en nivel alto; el pin está normalmente a nivel bajo y pasa a nivel alto al pulsar el botón. PA34 admite un reinicio por hardware al mantener el botón pulsado durante 10 segundos. La resistencia de pull-down de 10 kΩ debe colocarse en la placa principal.
• En diseños de botones GPADC con divisor resistivo, distinga los botones por la tensión del divisor y coloque cerca del pin un condensador de filtro de 0,1 µF a tierra para mejorar la precisión del muestreo.
• La escalera de referencia muestra resistencias de botón de 1,1 kΩ, 2,8 kΩ y 5,1 kΩ, además de un pull-down de 10 kΩ y un condensador de filtro de 100 nF. Son valores del circuito de referencia; compruebe los umbrales ADC con la alimentación y las tolerancias de resistencia elegidas.
• Añada protección ESD para los botones externos.

Use el circuito de referencia del motor de vibración SF32LB57x para implementar la respuesta háptica. En productos de bajo consumo, se recomienda que la alimentación del motor pueda conmutarse y que el pin PWM/de control no entre en conflicto con los requisitos de arranque, pantalla, almacenamiento o depuración.

Última actualización: 2026-10-21