SF32LB58x 硬件设计指南 — PCB 布局指导¶
SF32LB58x 硬件设计指南的一部分
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6. PCB 布局指导¶
6.1. PCB 封装设计¶
SF32LB58x 系列采用 BGA256 封装，尺寸为 8.5 mm × 6.5 mm × 0.94 mm，焊球间距为 0.4 mm，标称焊球直径为 0.25 mm。完整的封装验证数据请参阅官方数据手册。
源文件中的封装高度不一致
思澈科技（SiFli）指南正文给出的封装高度为 0.94 mm，而 BGA256 封装图中 A 尺寸的标称值为 0.91 mm，范围为 0.84–1.04 mm。两处源资料给出的数值不一致。如果封装高度会影响机械间隙或外壳配合，不要自行选定其中一个数值；请向思澈科技（SiFli）确认，并以确认后的封装规格为准。
6.2. PCB 叠层设计¶
SF32LB58x 系列支持单面或双面组装。PCB 必须采用 HDI 工艺，不支持 PTH 板；推荐采用 6HDI-2 叠层结构。图示参考叠层的完成板厚为 0.8 mm ±10%（标称总厚约 32 mil）。
6.3. PCB 通用设计规则¶
PCB 通用设计规则请参考官方数据手册中的附图，尺寸单位为 mm。 图示参考规则为：线宽最小值和推荐值均为 0.075 mm，最大值为 2 mm；走线、过孔、焊盘、SMD、文字及铜箔之间的最小间距为 0.075 mm；距板边的间距为 0.25 mm；钻孔间距和器件本体间距均为 0.1 mm。实际规则应结合板厂能力确认。
6.3.1. 盲孔设计¶
PCB 盲孔设计（1-2 层和 1-3 层）请参考官方数据手册中的附图，尺寸单位为 mm。图示参考盲孔的直径为 0.23 mm，钻孔直径为 0.10 mm。
6.3.2. 埋孔设计¶
PCB 埋孔设计（2-5 层）请参考官方数据手册中的附图，尺寸单位为 mm。图示参考埋孔的直径为 0.40 mm，钻孔直径为 0.20 mm。
6.4. 芯片走线扇出¶
BGA 前两排焊球从表层扇出，其余焊球通过过孔扇出至内层。
6.5. 时钟接口走线¶
晶体应放置在屏蔽罩内，距 PCB 板边应大于 1 mm，并尽量远离 PA、充电电路和 PMU 等发热器件；建议间距大于 5 mm，以免热影响造成晶体频率偏移。晶体禁布区与其他金属或器件之间的间距应大于 0.25 mm。
48 MHz 晶体应在表层布线，线长控制在 3–10 mm，线宽为 0.075 mm，并进行完整的立体包地处理。走线应远离 VBAT、DC/DC 及高速信号线；晶体区域下方的顶层和相邻层均不得布置其他走线。
32.768 kHz 晶体应在表层布线，线长不超过 10 mm，线宽为 0.075 mm；32K_XI 与 32K_XO 的平行走线间距应至少为 0.15 mm，并进行完整的立体包地处理。晶体区域下方的顶层和相邻层均不得布置其他走线。
晶体禁布层数请向思澈科技（SiFli）确认
布局指南要求在晶体区域的表层及其下方相邻层设置禁布区；核对表工作簿则要求四层 PCB 的第 1、2、3 层均设置铜箔禁布区。两份源资料对是否包含第 3 层的要求不同。不要自行推定最终的第 3 层要求，请向思澈科技（SiFli）确认。
6.6. 射频接口走线¶
射频匹配电路应尽量靠近芯片，而不是天线端。AVDD_BRF 射频电源的去耦电容应靠近芯片管脚放置，并通过电容接地端的过孔直接连接至主地平面。
射频走线应尽可能布在表层，以减少过孔和换层对射频性能的影响；线宽建议大于 10 mil，并进行完整的立体包地处理。走线应避免锐角和直角，并在两侧增加屏蔽地孔；阻抗应控制为 50 Ω。DC-DC、VBAT 以及晶振、高频时钟和 I2C/SPI/SDIO/I2S/UART 等高速数字信号不得进入射频走线区域。AVSS_RRF、AVSS_TRF、AVSS_TRF2、AVSS_VCO 和 AVSS_BB 是射频电路的接地管脚，必须可靠接地；应在这些焊盘上直接设置盲孔并连接至主地。
6.7. 音频接口走线¶
AVDD33_AUD 为音频电源引脚，其去耦电容应靠近该引脚放置，且电容地端应可靠连接至主地。MIC_BIAS 为麦克风供电，其去耦电容也应靠近对应引脚放置，地端同样应可靠连接至主地。AUD_VREF 的去耦电容应靠近对应引脚放置。
AU_ADC1P/AU_ADC1N 和 AU_ADC2P/AU_ADC2N 是两组模拟输入差分对。相关器件应尽量靠近对应管脚放置；每组 P/N 信号都应按差分对布线，尽可能缩短走线，并进行立体包地处理。其他接口的强干扰信号应远离这些走线。
AU_DAC1P/AU_DAC1N 和 AU_DAC2P/AU_DAC2N 是两组模拟输出差分对。相关器件应尽量靠近对应管脚放置；每组 P/N 信号都应按差分对布线，走线尽可能短且小于 2 mm，寄生电容小于 10 pF，差分线宽为 0.075 mm。差分对应进行立体包地处理，并远离其他接口的强干扰信号。
源资料中的 DAC 走线长度限值不一致
布局指南规定 DAC 走线长度小于 2 mm；PCB 布局核对表工作簿规定走线长度小于 2 cm（20 mm），两者相差 10 倍。未经思澈科技（SiFli）确认，不要自行选用或替换其中一个限值。
6.8. USB 接口走线¶
AVDD33_USB 为 USB 接口电源引脚，其去耦电容应靠近该引脚放置；USB2_REXT 校准电阻也应靠近对应引脚放置。USB 信号到达芯片前必须先经过 ESD 保护器件，且该器件的接地引脚应可靠连接至主地。USB DP/DN 应按差分对布线，差分阻抗控制为 90 Ω，并进行立体包地处理。
6.9. SDIO 接口走线¶
SF32LB58x 提供 SDIO1 和 SDIO2 两个 SDIO 接口。每个接口的所有信号应集中布线，不要拆分；走线总长度应 ≤50 mm，组内各信号之间的长度差应 ≤6 mm。SDIO 时钟信号应进行立体包地处理，DATA 和 CMD 信号也应屏蔽。
6.10. DSI 接口走线¶
AVDD18_DSI 去耦电容和 DSI_REXT 校准电阻应分别靠近对应管脚放置。DSI 信号应按差分对布线，并将差分阻抗控制为 100 Ω；时钟与数据应进行等长控制：单个差分对内的线长差应 ≤0.5 mm，不同差分对之间的线长差应 ≤2 mm。每对差分线都应进行立体包地处理。
源资料中的 DSI 差分对间限值不一致
布局指南规定差分对间的线长差应 ≤2 mm（差分对内应 ≤0.5 mm）；PCB 布局核对表工作簿则要求 DSI 数据差分对与时钟差分对的长度差在 200 mil（5.08 mm）以内。两份源资料的差分对间限值不一致。请把差分对内限值单独列出，并在定版前向思澈科技（SiFli）确认适用的差分对间限值。
6.11. DC-DC 电路走线¶
DC-DC 电路的功率电感和去耦电容必须靠近芯片管脚放置。BUCK_LX 走线应尽量短而宽，以减小整个 DC-DC 电路的回路电感；所有 DC-DC 输出去耦电容的接地端都应通过多个过孔连接至主地平面。BUCK_FB 反馈线宽度必须大于 0.25 mm。功率电感下方的表层禁止铺铜，紧邻层应保持为完整的参考地平面，且不得有其他走线穿过电感区域。
6.12. 电源供电走线¶
PVDD1 和 PVDD2 是芯片内置 PMU 模块的电源输入引脚。去耦电容必须靠近引脚放置，走线应尽量加宽，且不得小于 0.5 mm。PVSS1 和 PVSS2 是 PMU 模块的接地引脚，必须通过过孔连接至主地；不得悬空，以免影响 PMU 的整体性能。
6.13. LDO 和 IO 电源输入走线¶
所有 LDO 输出和 I/O 电源输入引脚的去耦电容均应靠近对应引脚放置；走线宽度应满足输入电流要求，并尽量短而宽，以减小电源纹波、提高系统稳定性。
6.14. 其他接口走线¶
GPADC 管脚的信号网络应进行完整的立体包地处理，并远离其他干扰源，例如电池电量检测和温度检测电路。
时钟输入/输出管脚的信号网络（例如 32 kHz 输出）也应进行完整的立体包地处理，并远离其他干扰源。
6.15. 芯片地走线¶
SF32LB58x 芯片中心区域下方的地网络应通过走线保持完整连通，形成足够完整的地平面，并通过盲孔或埋孔连接至主地平面。
6.16. EMI & ESD¶
屏蔽罩外应避免长距离表层走线；时钟、电源等易产生干扰的信号必须走内层，不得布在表层。ESD 保护器件应靠近连接器引脚放置，信号应先经过 ESD 器件再进入后级，避免在器件前分叉。ESD 器件的接地引脚应通过过孔连接至主地；接地焊盘的走线应短而宽，以降低阻抗并改善 ESD 性能。
6.17. 其他设计要点¶
USB 充电线路的测试点应设在 TVS 二极管之前。电池座的 TVS 二极管应设在平台连接端之前，确保信号先经过 TVS 再到达芯片。TVS 接地引脚的走线应尽可能短。
源文件未说明 TVS 放置位置中的“平台”所指
思澈科技（SiFli）中文源文件要求将电池接口的 TVS 放在“平台前面”，但没有说明“平台”具体指哪个节点或连接端。请向思澈科技（SiFli）确认放置位置，不要自行推定。源文件另行要求信号先经过 TVS 再到达芯片，并要求 TVS 接地走线尽可能短。
为避免阻焊层覆盖焊盘并影响焊接可靠性，BGA 焊盘内的过孔应位于对应焊球的中心，避免偏心布置。为提高制造良率，请参考官方数据手册中的 BGA 焊球连接示意图。
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