SF32LB52x 硬件设计指南 — 原理图设计指导¶
SF32LB52x 硬件设计指南的一部分
原理图设计指导现分为三页：本页（第 5.1-5.3 节：最小系统、电源与时钟）、RF 与用户接口（第 5.4-5.5 节），以及存储与制造（第 5.6-5.7 节）。如需选型和完整设计流程，请从 SF32LB52x 硬件设计指南概览 开始；如需逐项核对，请参见原理图核对表。
5. 原理图设计指导¶
本章按设计顺序分为三页。本页先评审最小系统，再检查电源系统与时钟生成；下一页检查 RF 与用户接口；最后一页检查存储、量产所需的调试和测试接口，以及与 PCB 设计相关的决策。评审每个主要模块时，先确认设计目标和适用型号，再逐项核对电路要求、管脚分配、常见错误和设计放行条件。
| 设计模块 | 主要决策 | 设计放行材料 |
|---|---|---|
| 最小系统设计 | 准确型号、封装、启动存储、Bootstrap 管脚、调试/下载访问和最小启动调试路径 | 最小系统评审、Bootstrap 表、调试测试点、启动与恢复方案 |
| 电源系统 | 型号电源树、充电路径、BUCK、LDO、启动存储电源轨、工作模式和唤醒源 | 电源树评审、AVL 器件、充电/OVP 设置、低功耗和唤醒源规划 |
| 时钟生成 | 48 MHz 和 32.768 kHz 晶体选型、负载和校准假设 | 晶体 CL/ESR 检查、摆放与走线截图、校准计划 |
| RF | RF 匹配、天线路径和天线调谐接入 | RF 阻抗方案、匹配网络摆放截图、天线调试计划 |
| 用户接口 | 显示、音频、按键和振动马达 | 接口原理图评审、时序/控制管脚、电源时序、模拟电路评审 |
| 存储与连接 | 启动介质、Bootstrap 管脚、存储电源开关、传感器、UART/I2C 和 GPTIM | Bootstrap 表、PA11/PA21 源资料差异核对、总线分配、存储电源轨评审 |
| 制造 | DBG_UART/SWD、测试点、产线烧录、校准接入和设计放行检查表 | 测试点图、量产治具方案、完整的放行材料 |
5.1. 最小系统设计¶
最小系统设计是 SF32LB52x 板级原理图设计的首个评审关口。它覆盖加入产品外设前必须确认的事项：准确型号、封装、电源树、启动介质、Bootstrap 电阻、启动存储电源控制、调试/下载接口、时钟源和唤醒行为。显示或传感器的连线往往可以后期再改，但错误的存储 strap 配置、缺失的调试接口、不稳定的电源轨或不兼容的低功耗状态假设，则很难在后期补救。
首次原理图评审建议按以下顺序执行：
- 根据第 3.2 节和第 3.3 节选择准确器件和封装。
- 选择正确的供电路径：可充电电池产品使用
SF32LB520/3/5/7，外部稳压产品使用52B/D/E/G/J。 - 固化第 5.2 节中的电源系统决策，包括
VBUS/VBAT/VCC或PVDD/VDDIOA/VDD_SIP、BUCK、内部 LDO 去耦、RF/音频电源轨和所有低功耗负载开关。 - 选择启动介质，并按第 5.6.1 节启动表配置
PA13/PA17Bootstrap 上拉选项。 - 布局前先核实启动存储电源开关的管脚。应用说明和原理图设计指南指定
PA21；官方检查表则将电池供电型号外部 Flash 的电源开关列为PA11，两者存在差异。 - 在外壳和量产治具冻结前，预留
PA18/PA19、地和有效电源参考，用于 DBG_UART/SWD 调试下载。 - 按第 5.3.1 节选择 48 MHz 和 32.768 kHz 晶体，并在原理图评审中同步检查其摆放约束。
- 在固件低功耗策略冻结前，确定唤醒管脚、电源键行为、充电器事件和存储/传感器关断状态。
完成该关口后，原理图应能在不依赖可选产品外设的情况下完成上电、从选定介质启动、保留恢复路径、执行时钟校准，并进入目标低功耗状态。
5.2. 电源系统¶
电源系统设计定义电源轨、负载开关、充电路径、OVP、内部 LDO 用法、唤醒行为和低功耗状态，是最小系统可靠工作的基础。该部分应在 PCB 摆放前完成，因为后续显示、存储、RF、音频和传感器设计都会依赖这些电源假设。
5.2.1. 供电设计¶
快速摘要
- 电池供电产品采用
SF32LB520/3/5/7设计路径，需要确认VBUS、VBAT、VCC、充电和 OVP 方案。 - 外部稳压供电产品采用
52B/D/E/G/J设计路径，由外部稳压电源提供PVDD和VDDIOA。VDD_SIP应按具体型号选择外部供电或内部 LDO 供电；这组型号没有片内充电路径。 - BUCK 电感、内部 LDO 去耦、RF/音频电源轨和待机负载开关必须在 PCB 摆放前确定。
设计目标
建立稳定、低漏电且与所选型号匹配的电源树，避免内部 LDO 输出过载，抑制 RF 和音频电源轨上的噪声，并确保未使用负载和启动存储可在低功耗模式下关闭。
5.2.1.1. 处理器电源要求¶
| 管脚 | 最小值 (V) | 典型值 (V) | 最大值 (V) | 最大电流 (mA) | 说明 |
|---|---|---|---|---|---|
| VBUS | 4.5 | 5.0 | 5.5 | 500 | VBUS 电源输入；见下方源资料差异说明 |
| VBAT | 3.2 | - | 4.7 | 500 | VBAT 电源输出 |
| VCC | 3.2 | - | 4.7 | 500 | 系统电源输入 (1) |
| VSYS | - | 3.3 | - | 500 | VSYS 电源输出 (2) |
| BUCK_LX | - | 1.25 | - | 50 | BUCK 输出管脚，连接电感 |
| BUCK_FB | - | 1.25 | - | 50 | BUCK 反馈 / 内部供电输入，连接电感另一端和外部电容 |
| VDD_VOUT1 | - | 1.1 | - | 50 | 内部 LDO，外接电容，不用于给外设供电 |
| VDD_VOUT2 | - | 0.9 | - | 20 | 内部 LDO，外接电容，不用于给外设供电 |
| VDD_RET | - | 0.9 | - | 1 | 内部 LDO，外接电容，不用于给外设供电 |
| VDD_RTC | - | 1.1 | - | 1 | 内部 LDO，外接电容，不用于给外设供电 |
| VDD18_VOUT | - | 1.8 | - | 30 | SIP 供电 (3)，内部电源，不用于外设供电；关闭 LDO 时可由外部供电 |
| VDD33_VOUT1 | - | 3.3 | - | 150 | 3.3 V LDO 输出 1 (4)，默认无输出，需要软件配置 |
| VDD33_VOUT2 | - | 3.3 | - | 150 | 3.3 V LDO 输出 2，默认无输出，需要软件配置 |
| AVDD33_AUD | 2.97 | 3.3 | 3.63 | 50 | 3.3 V 音频电源输入 |
| AVDD_BRF | 2.97 | 3.3 | 3.63 | 100 | RF 电源输入 |
| MIC_BIAS | 1.4 | - | 2.8 | - | 麦克风电源输出 |
(1) VCC 输入使用锂电池供电时，软件默认低电压阈值为 3.48 V。使用恒压电源供电时，支持范围为 3.6–4.7 V，推荐 3.8 V。 (2) VSYS 为 AVDD_BRF 供电。 (3) VDD18_VOUT：SF32LB520U36 需要外部 3.3 V 供电；SF32LB523/5/7Ux6 使用内部 LDO，不需要外部供电。应根据芯片型号在软件中配置内部 VDD18 LDO；采用外部供电时，不要使能内部 LDO。 (4) VDD33_VOUT1：在 SF32LB520U36 上仅为 VDD18_VOUT、外部 Flash 和 AVDD33_AUD 供电；在 SF32LB523/5/7Ux6 上仅为外部 Flash 和 AVDD33_AUD 供电。
| 管脚 | 最小值 (V) | 典型值 (V) | 最大值 (V) | 最大电流 (mA) | 说明 |
|---|---|---|---|---|---|
| PVDD | 2.97 | 3.3 | 3.63 | 150 | PVDD 系统电源输入，10 μF 电容 |
| BUCK_LX | - | 1.25 | - | 50 | BUCK 输出管脚，连接 4.7 μH 电感 |
| BUCK_FB | - | 1.25 | - | 50 | BUCK 反馈 / 内部供电输入，连接电感另一端和 4.7 μF 电容 |
| VDD_VOUT1 | - | 1.1 | - | 50 | 内部 LDO，4.7 μF 电容，不用于给外设供电 |
| VDD_VOUT2 | - | 0.9 | - | 20 | 内部 LDO，4.7 μF 电容，不用于给外设供电 |
| VDD_RET | - | 0.9 | - | 1 | 内部 LDO，0.47 μF 电容，不用于给外设供电 |
| VDD_RTC | - | 1.1 | - | 1 | 内部 LDO，1 μF 电容，不用于给外设供电 |
| VDDIOA | 1.71 | 1.8/3.3 | 3.63 | - | GPIO 电源输入，1 μF 电容 |
| AVDD33 | 2.97 | 3.3 | 3.63 | 100 | 3.3 V 模拟电源输入，4.7 μF 电容 |
| AVDD33_AUD | 2.97 | 3.3 | 3.63 | 50 | 3.3 V 音频电源输入，2.2 μF 电容 |
| VDD_SIP | 1.71 | 1.8/3.3 | 3.63 | 30 | 内部 LDO 或外部供电 (1)，1 μF 电容 |
| AVDD_BRF | 2.97 | 3.3 | 3.63 | 100 | 模拟电源输入，4.7 μF 电容 |
| MIC_BIAS | 1.4 | - | 2.8 | - | 麦克风电源输出，1 μF 电容 |
(1) VDD_SIP：SF32LB52BU36 需要外部 1.8 V 或 3.3 V 供电；SF32LB52BU56 需要外部 3.3 V 供电；SF32LB52DUB6 需要外部 1.8 V 供电；SF32LB52E/G/JUx6 由内部 LDO 直接供电，不需要外部供电。
休眠（Hibernate）模式注意事项
系统进入休眠模式时，必须关闭 VDD_SIP，否则合封存储器 I/O 可能产生漏电。VDD_SIP 电源开关应由专用 PA21 管脚控制。
5.2.1.2. BUCK 电感选择¶
两类供电型号使用相同的电感规格。
关键电源电感参数
L（电感量）= 4.7 μH ± 20%，DCR（直流电阻）≤ 0.4 Ω，Isat（饱和电流）≥ 450 mA。
5.2.1.3. 电池与充电控制¶
充电电路有两种实现方式：使用外部充电管理芯片，或使用片内集成的充电管理模块。
外部充电管理芯片
外部充电芯片分为带电源路径管理（power-path management，PPM）和不带 PPM 两类。不带 PPM 时，电池直接为 VBAT 和 VCC 管脚供电。带 PPM 时，充电器的 VSYS 为 VCC 供电，充电器的 VBAT 同时连接电池和芯片 VBAT 管脚。两种方案均通过 VBAT 管脚测量电池电压；该管脚集成 GPADC 通道，采样精度在 ±30 mV 以内。
带 PPM 时，将充电芯片的 VSYS 输出连接到芯片的 VCC 管脚，并使 VSYS 默认输出电压不超过 4.7 V，即 VCC 的最高输入电压。
片内集成充电管理模块
使用片内充电模块时，如果电池电压过低且设备处于关机状态，插入充电器后需先将电池充至开机阈值，系统才能启动并显示充电界面。
使用片内充电模块时的 OVP 芯片选择
VBUS 输入范围为 4.5 V–5.5 V，可选择以下 OVP 芯片类型：
- 可调 OVLO 的 OVP 芯片，例如 AW32905FCR：将 OVLO 设置在 5.2 V 到 5.5 V 之间（VOVLO_TH 精度 ≤3%，电阻精度 ≤1%）
- 带稳压输出的 OVP 芯片，例如 SGM4064YDE8G 或 LP5305AQVF：稳压输出必须在 4.5 V 到 5.4 V 之间
不同源资料中的 VBUS 电压值
OpenSiFli 电池供电型号应用说明自身的 VBUS 表述不一致：OVP 芯片选型段称芯片 VBUS 管脚输入范围为 4.5–5.5 V，而供电表和片内充电注意事项列为 4.6–5.5 V，并要求最大充电电流下管脚电压不低于 4.6 V。《Electrical Specification-A3》列出通用范围 4.5–5.5 V，充电参考原理图则标注 4.3–5.5 V。对于片内充电器设计，在思澈科技（SiFli）澄清适用的工作下限前，应确保最大负载时管脚电压至少为 4.6 V；不得把原理图的 4.3 V 标注视为已批准的工作下限。
同一应用说明规定：对于可调 OVLO 的 OVP 器件，VIN_OVLO 应设为 5.2–5.5 V，其中 VOVLO_TH 容差不超过 3%，R1/R2 电阻容差不超过 1%；对于带稳压输出的 OVP 器件，LDO 输出应为 4.5–5.4 V。这些是针对不同 OVP 拓扑的设置要求，并非芯片 VBUS 的工作范围，不能互相替代。设计时应计入元件容差，并向思澈科技（SiFli）确认获批方案。
片内充电模块注意事项
- VBUS 输入范围：4.6 V–5.5 V
- VCC 输入范围：3.2 V–4.7 V
- 默认涓流充电电流：56 mA；涓流转恒流电压：3.0 V
- 默认恒流充电电流：65 mA，可调范围 5–560 mA
- 默认满充电压：4.2 V，最高可调至 4.45 V
- 复充电压：满充电压 - 0.15 V
- 充电器 VBUS 至少需要提供 350 mA；最大充电电流下 VBUS 管脚电压不得低于 4.6 V
- 无线充电场景下，应确保无线充电器供电能力大于恒流充电电流
集成 LDO 注意事项
- VDD33_VOUT1 和 VDD33_VOUT2 输出路径上的总电容不得超过 9.6 μF
- AVDD33_AUD 必须由 VDD33_VOUT1 供电，不能由 VSYS 供电
- LCD 不得由内部 LDO 供电，必须使用外部 LDO
不适用
外部稳压供电型号直接由稳压电源供电，不包含充电管理电路。本节不适用。若产品需要电池供电和充电功能，应选择 SF32LB520/3/5/7 系列。
5.2.1.4. 降低待机功耗¶
推荐电源结构：VDD33_VOUT2 为振动马达供电，VDD33_VOUT1 为外部 Flash 和传感器供电，LCD 使用外部 LDO。
应仔细控制电源开关 GPIO 的默认硬件状态，并增加兆欧级上拉/下拉电阻，使负载开关默认关闭。LDO 和负载开关选型时，应选择低静态电流 (Iq) 和低关断电流 (Istb) 器件，并特别关注常开电源器件的 Iq。
使用负载开关动态控制各功能模块的供电；对于常开模块或电源路径，应选择低静态电流器件。
应仔细控制电源开关 GPIO 的默认硬件状态，并增加兆欧级上拉/下拉电阻，使负载开关默认关闭。LDO 和负载开关选型时，应选择低静态电流 (Iq) 和低关断电流 (Istb) 器件，并特别关注常开电源器件的 Iq。
5.2.1.5. 电源设计检查表¶
- 已确认所选芯片型号对应的供电型号（电池供电 / 外部稳压供电）
- BUCK 电感满足 4.7 μH ±20%、DCR ≤0.4 Ω、Isat ≥450 mA
- 所有内部 LDO 去耦电容均按要求放置
- LCD 电源已隔离，未直接由内部 LDO 供电
- 音频和 RF 电源轨已正确滤波
- 电池供电型号：已验证充电路径和 OVP 器件电压范围；外部稳压供电型号：已按芯片型号正确配置 VDD_SIP/VDDIOA 供电
常见错误 - 电源
- 直接使用内部 LDO 给 LCD 供电，而不是使用外部 LDO。
- 在同一张原理图中混用电池供电和外部稳压供电的设计假设。
- 在存在存储漏电风险的型号上，休眠时仍保持
VDD_SIP供电。 - 选择充电器或 OVP 器件时，未验证最坏条件下的 VBUS 电流和电压范围。
启动调试检查 - 电源
- 在固件使能外设前，测量
VCC/PVDD、BUCK 输出、RF/音频电源轨和存储电源。 - 对电池供电设计，确认充电器插入、涓流充电、恒流充电和复充行为。
- 在显示、传感器、存储和马达负载开关关闭时，测量待机和休眠电流。
5.2.2. 工作模式与唤醒源¶
快速摘要
- 活动（Active）和睡眠（Sleep）模式下，仍保持快速的中断响应；深度睡眠（Deep Sleep）和待机（Standby）模式以更长的唤醒时间换取更低的电流。
- 休眠是功耗最低的状态，但 SRAM 不保持，部分外部电源必须关闭。
- 唤醒 GPIO 选择会影响按键、触摸中断、充电器事件和传感器唤醒行为。
设计目标
选择合适的唤醒源和外部电源开关默认状态，使产品能够进入目标低功耗状态，同时避免漏电路径和漏唤醒。
共用设计
除非产品电源树有意关闭某个外部唤醒源，否则工作模式和唤醒源行为适用于整个 SF32LB52x 系列。
| 模式 | CPU | 外设 | SRAM | IO | LPTIM | 唤醒源 | 唤醒时间 |
|---|---|---|---|---|---|---|---|
| 活动（Active） | 运行 | 运行 | 可访问 | 可翻转 | 运行 | - | - |
| 睡眠（Sleep） | 停止 | 运行 | 可访问 | 可翻转 | 运行 | 任意中断 | <0.5 us |
| 深度睡眠（Deep Sleep） | 停止 | 停止 | 不可访问，完全保持 | 电平保持 | 运行 | RTC、唤醒 IO、GPIO、LPTIM、蓝牙（Bluetooth） | 250 us |
| 待机（Standby） | 复位 | 复位 | 不可访问，完全保持 | 电平保持 | 运行 | RTC、唤醒 IO、LPTIM、蓝牙 | 1 ms |
| 休眠（Hibernate） | 复位 | 复位 | 不可访问，不保持 | 高阻 | 复位 | RTC、唤醒 IO | >2 ms |
整个系列在待机和休眠模式下支持 15 个可唤醒中断源：
| 唤醒源 | 管脚 | 唤醒源 | 管脚 |
|---|---|---|---|
| LWKUP_PIN0 | PA24 | LWKUP_PIN12 | PA36 |
| LWKUP_PIN1 | PA25 | LWKUP_PIN13 | PA37 |
| LWKUP_PIN2 | PA26 | LWKUP_PIN14 | PA38 |
| LWKUP_PIN3 | PA27 | LWKUP_PIN15 | PA39 |
| LWKUP_PIN10 | PA34 | LWKUP_PIN16 | PA40 |
| LWKUP_PIN11 | PA35 | LWKUP_PIN17 | PA41 |
| — | — | LWKUP_PIN18 | PA42 |
| — | — | LWKUP_PIN19 | PA43 |
| — | — | LWKUP_PIN20 | PA44 |
工作模式检查表
- 所需唤醒管脚已在管脚复用（pin-mux）固化前分配
- 唤醒管脚上下拉状态兼容待机和休眠模式
- 休眠模式下，外部存储和传感器电源不会通过 I/O 产生漏电
- 固件和硬件团队已确认运输、成品存放和正常待机时各自使用的低功耗状态
5.3. 时钟生成¶
5.3.1. 晶体选择¶
快速摘要
- 使用 48 MHz 主晶体和 32.768 kHz RTC 晶体。
- 优先选择 AVL 中低 CL、低 ESR 器件，以降低启动电流和静态电流。
- 晶体走线应短、包地，并远离热源、RF、充电器、PMU 和 DC/DC 噪声。
设计目标
提供稳定、低抖动的时钟源，同时降低振荡器电流、频率漂移、RF 干扰和启动调试风险。
芯片需要两个外部时钟源：48 MHz 主晶体和 32.768 kHz RTC 晶体。两类供电型号的要求一致。
晶体规格要求
| 晶体 | 要求 | 说明 |
|---|---|---|
| 48 MHz | 7 pF ≤ CL ≤ 12 pF（推荐 8.8 pF），ΔF/F0 ≤ ±10 ppm，ESR ≤ 30 Ω（推荐 22 Ω） | 较低 CL 和 ESR 可降低功耗；CL < 12 pF 时通常不需要外部匹配电容 |
| 32.768 kHz | CL ≤ 12.5 pF（推荐 7 pF），ΔF/F0 ≤ ±20 ppm，ESR ≤ 80 kΩ（推荐 38 kΩ） | 较低 CL 和 ESR 可降低功耗；CL < 12.5 pF 时通常不需要外部匹配电容 |
推荐晶体如下：
| 型号 | 厂商 | 参数 |
|---|---|---|
| E1SB48E001G00E | Hosonic | F0=48 MHz，ΔF/F0=-6~8 ppm，CL=8.8 pF，ESR≤22 Ω，TOPR=-30~85°C，2016 公制封装 |
| SX20Y048000B31T-8.8 | TKD | F0=48 MHz，ΔF/F0=-10~10 ppm，CL=8.8 pF，ESR≤40 Ω，TOPR=-20~75°C，2016 公制封装 |
| ETST00327000LE | Hosonic | F0=32.768 kHz，ΔF/F0=-20~20 ppm，CL=7 pF，ESR≤70 kΩ，TOPR=-40~85°C，3215 公制封装 |
| SF32K32768D71T01 | TKD | F0=32.768 kHz，ΔF/F0=-20~20 ppm，CL=7 pF，ESR≤70 kΩ，TOPR=-40~85°C，3215 公制封装 |
补充说明
TKD SX20Y048000B31T-8.8 的 ESR 略高，可能会轻微增加静态功耗。此外，思澈科技（SiFli）的原理图应用说明建议至少去除 48 MHz 晶体下方第二层的 GND 铜皮，以降低寄生负载电容；但 PCB 布局指南要求晶体区域下方及相邻层不得挖空或切铜。两项建议相互冲突，详见时钟接口布线。定稿前应向思澈科技（SiFli）确认第二层的处理方式。
源资料中的晶体 ESR 特例
源资料列出的 TKD SX20Y048000B31T-8.8 其 ESR ≤ 40 Ω，但通用的 48 MHz 晶体要求是 ESR ≤ 30 Ω。应核实这一具体料号的适用性验证结果，不能据此认为任意 40 Ω 晶体都可使用。设计发布前，应确认该料号目前仍获 AVL 认可，并验证起振、频率校准和振荡器电流。
32.768 kHz 晶体推荐值在源资料中不一致
源资料参数表推荐 CL = 7 pF、ESR = 38 kΩ；相邻说明文字则写为 CL ≤ 9 pF、ESR ≤ 40 kΩ。源资料同时保留了这两种说法。定型前应向思澈科技（SiFli）确认目标值，并核实所选晶体当前是否仍列入 AVL。
完整的器件验证数据会持续更新，请参考 思澈科技（SiFli）合格供应商名录（AVL）。
常见错误 - 时钟
- 只按频率和封装选择晶体，而未检查 CL、ESR、频率容差和温度范围。
- 将晶体放在 PA、充电器、PMU、RF 匹配或其他热源/噪声源附近。
- 在晶体禁布区下方保留铜皮或高速走线。
- 32 kHz 走线过长，平行走线未留足间距或未做包地屏蔽。
时钟检查表
- 48 MHz 和 32.768 kHz 晶体满足 AVL/数据手册要求
- 晶体负载电容和 ESR 已按振荡器限制验证
- PCB 评审中已检查禁布区、走线长度、线宽、间距和包地
- 启动调试计划包含 48 MHz、32 kHz 和蓝牙频率校准行为的测量
继续阅读 RF 与用户接口。
最后更新: