SF32LB56x Hardware-Design-Leitfaden — PCB-Layout-Richtlinien¶

6. PCB-Layout-Richtlinien¶

6.1. Footprint und Lagenaufbau¶

Die U-Variante verwendet ein 68-poliges QFN68L-Gehäuse mit 7 × 7 × 0,75 mm und 0,35 mm Pinabstand. QFN unterstützt PTH. SiFli empfiehlt einen vierlagigen PTH-Aufbau, bei dem alle Pins auf der Oberseite aufgefächert werden. Die V-Variante verwendet ein WBBGA-Gehäuse mit 175 Kugeln, 6,5 × 6,1 × 0,94 mm, 0,4 mm Kugelabstand und 0,25 mm Kugeldurchmesser. PTH wird nicht unterstützt; erforderlich ist HDI. Fächern Sie die beiden äußersten Kugelreihen auf der Oberseite und die übrigen Kugeln auf Innenlagen auf. Bestätigen Sie vor der Layout-Freigabe, dass der PCB-Hersteller den gewählten Lagenaufbau, Lötstopplack und Fanout unterstützt.

6.2. Kritisches Routing¶

6.2.1. Taktführung¶

Platzieren Sie die Quarze innerhalb des Abschirmblechs, mit mehr als 1 mm Abstand zum Platinenrand und möglichst mindestens 5 mm Abstand zu wärmeerzeugenden Bauteilen wie PA, Ladegerät und PMU. Halten Sie zu anderen Metallteilen und Bauteilen mindestens 0,25 mm Abstand zum Quarzschwingkreis. Führen Sie den 48-MHz-Quarz nach Möglichkeit auf der Oberseite. Die Leiterbahnen sollen 3–10 mm lang und 0,075 mm breit sein und eine dreidimensionale Masseabschirmung erhalten. Halten Sie Abstand zu VBAT, DC-DC und Hochgeschwindigkeitssignalen. Führen Sie den 32,768-kHz-Quarz auf der Oberseite; seine Leiterbahnen dürfen höchstens 10 mm lang und sollen 0,075 mm breit sein. Der Abstand zwischen 32K_XI und 32K_XO muss mindestens 0,15 mm betragen. Halten Sie die Oberseite und die benachbarte Lage unter beiden Quarzbereichen frei; keine anderen Leiterbahnen dürfen diese Bereiche kreuzen.

6.2.2. RF-Routing¶

Führen Sie die RF-Leiterbahn als unsymmetrische, impedanzkontrollierte Leitung mit 50 Ω, vorzugsweise breiter als 10 mil und, sofern praktikabel, auf der Oberseite. Vermeiden Sie Vias und scharfe Ecken. Platzieren Sie das Anpassnetzwerk nahe am Chip, nicht an der Antenne. Setzen Sie den AVDD_BRF-Filterkondensator nahe am Chip-Pin und verbinden Sie seine Masse über ein Via direkt mit der Hauptmasse. Sorgen Sie beidseitig der RF-Leiterbahn für eine durchgehende Masseabschirmung mit Stitching-Vias. Führen Sie weder Versorgungsleitungen mit hohem di/dt noch schnelle Takte noch I2C-, SPI-, SDIO-, I2S- und UART-Signale im RF-Bereich oder darunter. Verbinden Sie AVSS_RF1/2/3 der U-Variante sowie AVSS_RRF, AVSS_TRF, AVSS_TRF2 und AVSS_BB der V-Variante zuverlässig mit der Hauptmasse.

6.2.3. Versorgung und Masse¶

Platzieren Sie BUCK-Induktivität und Filterkondensatoren nahe an den Chip-Pins. Führen Sie BUCK_LX kurz und breit; BUCK_FB muss mindestens 0,25 mm breit sein. Sehen Sie auf der Oberseite unter der Induktivität kein Kupfer vor. Sorgen Sie auf der benachbarten Lage für eine durchgehende Massefläche und führen Sie keine anderen Leiterbahnen durch den Induktivitätsbereich. Verbinden Sie die Massen der BUCK-Ausgangskondensatoren mit mehreren Vias mit der Hauptmasse. Platzieren Sie den PVDD-Kondensator nahe am Pin und führen Sie PVDD kurz und breit. Verbinden Sie PVSS über Vias mit der Hauptmasse. Platzieren Sie die LDO- und I/O-Abblockkondensatoren nahe an den jeweiligen Pins und dimensionieren Sie die Versorgungsleiterbahnen nach dem Laststrom.

6.2.4. Audio- und Analogsignale¶

Führen Sie AVDD33_ANA und AVDD33_AUD getrennt und sternförmig, schirmen Sie die Leiterbahnen mit Masse ab und halten Sie sie von stark stromführenden Störquellen fern. Platzieren Sie die Filterkondensatoren für AVDD33_AUD, MIC_BIAS und AUD_VREF nahe an den jeweiligen Pins und verbinden Sie ihre Masse direkt mit der Hauptmasse. Führen Sie ADCP/ADCN als kurzes, abgeschirmtes Differenzpaar und platzieren Sie die zugehörigen Bauteile nahe am Chip. Führen Sie DACP/DACN ebenfalls als Differenzpaar; die parasitäre Kapazität muss unter 10 pF und die Leiterbahnlänge unter 2 cm liegen. Halten Sie die Leitungen von starken Störquellen fern. Schirmen Sie GPADC-Leiterbahnen mit Masse ab und halten Sie sie von Störquellen der Akku- und Temperaturmessung fern.

6.2.5. USB und SDIO¶

Führen Sie USB D+/D− (PA17/PA18) als abgeschirmtes Differenzpaar mit 90 Ω. Platzieren Sie die ESD-Bauteile nahe am Steckverbinder und führen Sie die Signale auf dem Weg zum Chip zuerst durch diese Bauteile. Verzweigen Sie die Signale nicht vor dem Schutzbauteil. Verbinden Sie die Gerätemasse über kurze, breite Leiterbahnen und Vias mit der Hauptmasse. Die U-Variante besitzt eine SDIO-Schnittstelle, die V-Variante SDIO1 und SDIO2. Führen Sie die SDIO-Signale als Gruppe; die Gesamtlänge darf höchstens 50 mm und der Längenunterschied innerhalb der Gruppe höchstens 6 mm betragen. Schirmen Sie den Takt mit Masse ab und schützen Sie auch DATA und CMD mit Masse.

6.2.6. EMI, ESD und Testpunkte¶

Vermeiden Sie lange Leiterbahnen auf der Oberseite außerhalb des Abschirmblechs für störende Takt- und Versorgungssignale; verwenden Sie nach Möglichkeit Innenlagen. Platzieren Sie TVS-/ESD-Bauteile nahe am jeweiligen Steckverbinder. Führen Sie jedes Signal zuerst durch das Schutzbauteil und verbinden Sie dessen Massepad über kurze, breite Leiterbahnen und Vias mit der Hauptmasse. Platzieren Sie den Testpunkt des USB-Ladekabels vor der zugehörigen TVS. Setzen Sie die TVS am Akkuanschluss vor der Akkuplattform, sodass externe Leitungen auf dem Weg zum Chip zuerst durch die TVS geführt werden. Binden Sie das Masse-Netz unter dem Chip mit ausreichend vielen Blind-/Buried-Vias an die Hauptmassefläche an.

6.3. PCB-Layout-Checkliste¶

Die folgenden Tabellen decken jeweils einen Prüfbereich des PCB-Layouts ab. Ist keine Spalte „Gilt für“ vorhanden, gilt die Zeile für alle in der Arbeitsmappe erfassten Varianten.

6.3.1. Gehäuse¶

6.3.2. Stromversorgung¶

6.3.3. Platzierung von Kondensatoren und Induktivitäten der Stromversorgung¶

6.3.4. Takt¶

6.3.5. Tasten¶

6.3.6. RF¶

6.3.7. Audio¶

6.3.8. ADC¶

6.3.9. Testpunkte¶

6.3.10. Masse¶

Zuletzt aktualisiert: 2026-10-12