Guía de diseño de hardware de SF32LB56-MOD¶

1. Introducción¶

SF32LB56-MOD es una familia de módulos MCU Bluetooth de bajo consumo y propósito general de SiFli, basada en la serie SF32LB56xV.

Esta guía toma como referencia la especificación técnica DS5602-SF32LB56-MOD V0.3 y reúne la información específica del módulo necesaria para diseñar el esquemático, planificar la PCB, validar el hardware y preparar la producción. Incluye las variantes de memoria, la interfaz de 89 pines, los tres raíles de alimentación, las interfaces de pantalla, audio y almacenamiento, la ubicación de la antena, los requisitos de manipulación y la lista de comprobación del esquemático.

2. Descripción del dispositivo¶

2.1 Arquitectura¶

SF32LB56-MOD utiliza una plataforma MCU de doble núcleo de la serie SF32LB56xV. La HCPU procesa las aplicaciones y los gráficos; la LCPU ejecuta las tareas permanentes de bajo consumo. La HCPU es un núcleo Arm Cortex-M33 STAR-MC1 de hasta 240 MHz, y la LCPU es del mismo tipo, de hasta 96 MHz. Ambos admiten FPU y MPU.

El módulo admite Bluetooth 5.3 y ofrece aceleración de pantalla, entrada y salida de audio, interfaces de memoria externa, USB 2.0 FS, SD/SDIO/eMMC, I2S, UART, I2C, SPI, PWM, GPADC y acceso para depuración y descarga.

2.2 Variantes¶

2.3 Principales características de hardware¶

2.4 Aplicaciones habituales¶

Entre las aplicaciones habituales se incluyen relojes inteligentes de gama alta, pulseras inteligentes, equipos médicos vestibles, equipos de actividad física, paneles de control para bicicletas eléctricas, llaves de automóvil, mandos a distancia vestibles para vehículos, electrodomésticos inteligentes, cerraduras inteligentes, dispositivos HMI gráficos, concentradores de sensores industriales, terminales de supervisión industrial, concentradores de sensores de bajo consumo y dispositivos Bluetooth Mesh.

3. Resumen de diseño¶

3.1 Resumen de ingeniería¶

3.2 Componentes externos recomendados¶

3.3 Árbol de alimentación¶

VDD_3V3 alimenta PVDD, AVDD33_ANA, AVDD33_AUD, AVDD_BRF y VDDIOA2 de la MCU, además de la Flash interna del módulo. SiFli recomienda utilizar un LDO para este raíl. VDD_1V8 alimenta la memoria incluida en el mismo encapsulado que la MCU. VDDIO alimenta los puertos de E/S VDDIOA/VDDIOB de la MCU.

3.4 Diagrama de bloques del sistema¶

El diagrama de bloques del módulo muestra la MCU SF32LB56xV, los recursos de memoria, la ruta RF, las opciones de antena, las entradas de alimentación y los grupos de interfaces externas.

4. Flujo de diseño de hardware¶

4.1 Secuencia de diseño¶

1. Seleccione la variante de memoria según el tamaño del firmware, los recursos gráficos, las necesidades de almacenamiento externo y el coste objetivo.
2. Elija la variante con antena integrada en la PCB o con antena externa antes de cerrar el diseño mecánico.
3. Defina la arquitectura de alimentación para VDD_3V3, VDD_1V8 y VDDIO, y confirme que los tres raíles se encienden simultáneamente.
4. Asigne los pines de pantalla, almacenamiento, USB, audio, sensores, activación, depuración y pruebas de producción.
5. Resuelva los conflictos de recursos compartidos, en especial entre SDIO y MPI3, y los pines PA06–PA11 utilizados por la Flash interna.
6. Añada desacoplamiento, protección ESD, el pulldown de PWRKEY y las resistencias en serie para la LCD y el UART de depuración.
7. Coloque el módulo respetando la separación de antena y el área de exclusión requeridas.
8. Antes de la liberación, revise el esquemático y la PCB con la lista de comprobación de la sección 7.

4.2 Secuencia de revisión¶

Realice las revisiones por etapas: esquemático, multiplexación de pines, encendido, RF/antena, diseño de la PCB, puesta en marcha de la primera unidad, validación RF, evaluación ambiental y de fiabilidad, y pruebas de producción.

4.3 Hitos¶

5. Diseño del esquemático¶

5.1 Sistema de alimentación¶

5.1.1 Alimentación¶

VDD_3V3, VDD_1V8 y VDDIO deben encenderse simultáneamente. Coloque un condensador de 4,7 µF cerca de cada pin de alimentación del módulo. Aunque VDDIO funciona entre 1,7 V y 3,6 V, la hoja de datos especifica por separado que PA00–PA11 están fijados a 3,3 V y no siguen a VDDIO.

5.1.2 Modos de funcionamiento¶

BOOT_MODE selecciona el comportamiento de arranque: nivel alto para el modo de descarga y nivel bajo para el modo de usuario. Mantenga definido el estado de la señal BOOT_MODE durante el reinicio y la grabación de producción. PB32/PWRKEY admite el reinicio al mantener el nivel alto durante 10 s y requiere una resistencia pulldown de 10 kΩ.

5.2 Reloj y RF¶

5.2.1 Reloj¶

La plataforma del módulo utiliza un oscilador de cristal de 48 MHz y admite osciladores RC de bajo consumo de 1 MHz/48 MHz, un oscilador RC de consumo ultrabajo de 10 kHz y un oscilador de cristal opcional de 32,768 kHz. Mantenga el diseño y la conexión a tierra de las señales de reloj de acuerdo con el diseño de referencia del módulo y evite procesos ultrasónicos que puedan someter el cristal interno a esfuerzos mecánicos.

5.2.2 RF¶

El módulo admite una antena integrada en la PCB o una antena externa mediante un conector compatible con IPEX. Valide el alcance de comunicación y el rendimiento RF con la carcasa final, no solo en un banco de pruebas abierto.

5.3 Interfaces de usuario¶

5.3.1 Pantalla¶

El controlador LCD admite los modos SPI serie DBI, Dual-SPI, Quad-SPI, paralelo 8080, DPI/RGB y JDI. La figura de asignación recomendada de la hoja de datos relaciona con los pines del módulo las señales LCD_DPI_24, LCD_DPI_8, LCD_QSPI, LCD_8080, E-Paper y los grupos de pines de tipo Raspberry Pi.

Añada resistencias en serie de 33–100 Ω en las líneas RGB de la LCD. Mantenga cortas y uniformes las pistas RGB, de la pantalla SPI y del panel táctil, y reserve protección ESD para las interfaces expuestas del panel táctil y los conectores.

5.3.2 Audio¶

El módulo ofrece salidas DAC de audio analógico, MIC_BIAS, MIC_ADC_IN, I2S y pines compatibles con PDM. El DAC de audio es una ruta de salida de 24 bits compatible con frecuencias de muestreo de 8 kHz a 48 kHz, con una SNR y un rango dinámico de 109 dB. El ADC de audio es una ruta de entrada Sigma-Delta de 24 bits compatible con frecuencias de muestreo de 8 kHz a 48 kHz, con una SNR y un rango dinámico de 99 dB.

Aleje las pistas de audio analógico de los nodos de conmutación ruidosos, los relojes LCD y las estructuras de alimentación de la antena. Coloque los filtros de MIC_BIAS y MIC_ADC_IN cerca del circuito del micrófono conectado.

5.3.3 Botones¶

PB32 es la entrada PWRKEY y admite el reinicio al mantener el nivel alto durante 10 s. Añada la resistencia pulldown de 10 kΩ requerida y evite que el circuito del botón quede flotante durante el transporte, la suspensión profunda o la secuencia de alimentación.

5.3.4 Motores y cargas PWM¶

Los pines identificados como GPTIM en la figura de asignación recomendada de la hoja de datos admiten salida PWM. Utilice controladores externos para motores, retroiluminación, zumbadores u otras cargas; no conecte cargas inductivas o de corriente elevada directamente a las GPIO del módulo.

5.4 Almacenamiento y conectividad¶

5.4.1 Almacenamiento¶

La familia de módulos ofrece Flash principal según el SKU, 4+8 MB de OPI-PSRAM y 1 MB de Flash QSPI-NOR de respaldo. MPI3 puede conectarse a una SPI NOR o SPI NAND externa, pero PA06–PA11 están conectados por defecto a la Flash interna del módulo y no están disponibles externamente. SDIO y MPI3 comparten recursos de E/S, por lo que no pueden utilizarse simultáneamente.

5.4.2 Sensores¶

GPADC admite conversiones de 12 bits, una frecuencia de muestreo de hasta 4 MS/s, un rango de entrada asimétrico (single-ended) de 0–3,3 V y un rango diferencial de -2,1 V a +2,1 V; también admite disparo por software o hardware y DMA. Los pines marcados GPADC_CHx admiten entrada analógica. Mantenga cortas las pistas, filtre las señales y aléjelas del ruido de conmutación de la LCD y de RF.

5.4.3 UART/I2C¶

UART admite funcionamiento full-duplex hasta 6 Mbps. I2C admite los modos estándar (100 kbps), rápido (400 kbps), rápido plus (1 Mbps) y alta velocidad (3,4 Mbps). Muchas GPIO están multiplexados como PAxx_I2C_UART o PBxx_I2C_UART; confirme el plan de multiplexación definitivo antes de cerrar el esquemático.

UART4_TXD en el pin 6 y UART4_RXD en el pin 7 forman el puerto serie predeterminado para la salida de consola, la descarga y la depuración del programa. PA16 y PA17 pueden multiplexarse como DBG_UART; si se utilizan para descargar o depurar el programa, requieren resistencias en serie de 100 Ω.

5.4.4 USB, SPI, SDIO e I2S¶

USB 2.0 FS admite los modos host y dispositivo mediante un PHY integrado. SPI admite los formatos SSP/SPI y Microwire; la SPI de HPSYS alcanza 48 MHz y la de LPSYS, 24 MHz. SDMMC1 admite SD 3.0, SDIO 3.0 y eMMC 4.5.1 en modos SDR y DDR; SDMMC2 admite las funciones SD/SDIO/eMMC en modo SDR hasta 48 MHz. I2S admite los modos maestro y esclavo, funcionamiento full-duplex, los formatos left/right/standard y un ancho PCM de hasta 24 bits.

5.5 Fabricación¶

5.5.1 Depuración¶

SWDIO en el pin 79 y SWCLK en el pin 80 son pines SWD de depuración y descarga. Mantenga accesible SWD en los primeros prototipos y en los útiles de producción. Exponga también la ruta UART4 predeterminada para descarga y depuración, salvo que el producto disponga de otro método de grabación aprobado.

5.5.2 Producción¶

Reserve puntos de acceso de producción para alimentación, masa, modo de arranque, reinicio/PWRKEY, SWD, descarga UART y las interfaces de calibración o prueba RF de la placa. Se recomienda que el software de prueba final cubra el arranque, la Flash, la pantalla, el panel táctil, el audio, USB, los sensores, la comunicación RF, la suspensión/reactivación y el consumo de corriente.

6. Diseño de la PCB¶

6.1 Mecánica y huella¶

El módulo mide 18,0 × 32,9 × 3,1 mm. Utilice la huella de PCB recomendada en la hoja de datos y confirme con el ensamblador de la PCB el patrón de pads, la expansión de la máscara de soldadura, las aperturas de pasta, las zonas de exclusión y la zona de ocupación del componente (courtyard).

6.2 Ubicación de la antena¶

Si el producto utiliza la antena integrada en la PCB, mantenga el área de la antena libre de componentes y metal. Siempre que sea posible, coloque el módulo de modo que dicha área sobresalga del borde de la placa portadora y que el punto de alimentación quede cerca del borde.

Si la antena no puede sobresalir del borde de la placa, deje una separación mínima de 15 mm. No coloque cobre, pistas ni componentes en esta zona y, en la medida de lo posible, recorte el material de la placa portadora situado bajo la antena PCB.

6.3 Conector de antena externa¶

Para diseños con antena externa, la hoja de datos describe un conector de primera generación compatible con la serie Hirose U.FL, I-PEX MHF I y Amphenol AMC.

6.4 Lista de comprobación del diseño¶

7. Validación de hardware¶

7.1 Características eléctricas¶

VDD es la alimentación de E/S. VOH y VOL se miden con una carga de alta impedancia.

7.2 Consumo de corriente¶

7.3 Lista de comprobación del esquemático¶

7.4 Almacenamiento, manipulación y montaje¶

8. Documentos relacionados¶

9. Apéndices¶

9.1. Apéndice A. Referencia para la planificación de pines¶

DS5602 V0.3 incluye la tabla completa de definición de los 89 pines y la distribución de pines vista desde arriba. La tabla siguiente destaca los pines y grupos de señales que suelen afectar al riesgo del esquemático, al acceso de arranque/depuración o a la planificación de recursos compartidos.

10. Historial de revisiones¶

10.1. Historial de revisiones de la guía¶

10.2. Historial de revisiones de la hoja de datos fuente¶

Última actualización: 2026-10-19