SF32LB56-MOD Hardware-Design-Leitfaden¶

1. Einführung¶

SF32LB56-MOD ist eine vielseitig einsetzbare Bluetooth-MCU-Modulfamilie von SiFli mit niedrigem Stromverbrauch auf Basis der Serie SF32LB56xV.

Dieser Leitfaden stützt sich auf die technische Spezifikation DS5602-SF32LB56-MOD V0.3 und bündelt die modulspezifischen Angaben, die für Schaltplanentwurf, PCB-Layout, Validierung und Produktionsfreigabe benötigt werden. Dazu gehören Speichervarianten, die 89-Pin-Schnittstelle, drei Versorgungsschienen, Display-, Audio- und Speicherschnittstellen, Antennenplatzierung, Handhabungsanforderungen und die Schaltplan-Checkliste.

2. Geräteübersicht¶

2.1 Architektur¶

SF32LB56-MOD verwendet eine Dual-Core-MCU-Plattform der Serie SF32LB56xV. Die HCPU verarbeitet Anwendungen und Grafiken, während die LCPU stromsparende, ständig aktive Aufgaben übernimmt. Die HCPU ist ein Arm Cortex-M33 STAR-MC1-Kern mit bis zu 240 MHz; die LCPU ist derselbe Kerntyp mit bis zu 96 MHz. Beide unterstützen FPU und MPU.

Das Modul unterstützt Bluetooth 5.3 und bietet Display-Beschleunigung, Audio-Ein- und -Ausgabe, Schnittstellen für externen Speicher, USB 2.0 FS, SD/SDIO/eMMC, I2S, UART, I2C, SPI, PWM, GPADC sowie Debug- und Download-Zugang.

2.2 Varianten¶

2.3 Wichtige Hardware-Merkmale¶

2.4 Typische Anwendungen¶

Typische Anwendungen umfassen High-End-Smartwatches, Smart Bands, tragbare medizinische Geräte, Fitnessgeräte, E-Bike-Bedienfelder, Autoschlüssel, am Körper tragbare Fernbedienungen für Fahrzeuge, smarte Haushaltsgeräte, Smart Locks, grafische HMI-Geräte, industrielle Sensor-Hubs, industrielle Überwachungsterminals, Low-Power-Sensor-Hubs und Bluetooth-Mesh-Geräte.

3. Design auf einen Blick¶

3.1 Technische Zusammenfassung auf einer Seite¶

3.2 Empfohlene externe Bauteile¶

3.3 Stromversorgungsbaum¶

VDD_3V3 versorgt MCU-PVDD, AVDD33_ANA, AVDD33_AUD, AVDD_BRF, VDDIOA2 und den internen Flash des Moduls. SiFli empfiehlt für diese Schiene einen LDO. VDD_1V8 versorgt den Speicher, der sich im selben Gehäuse wie die MCU befindet. VDDIO versorgt die VDDIOA-/VDDIOB-I/O-Ports der MCU.

3.4 Systemblockdiagramm¶

Das Modulblockdiagramm zeigt die MCU der Serie SF32LB56xV, Speicherressourcen, RF-Pfad, Antennenoption, Stromversorgungseingänge und externe Schnittstellengruppen.

4. Hardware-Design-Ablauf¶

4.1 Design-Reihenfolge¶

1. Wählen Sie die Speichervariante anhand der Firmware-Größe, der Grafik-Assets, des Bedarfs an externem Speicher und des Kostenziels aus.
2. Entscheiden Sie sich vor Abschluss der Mechanikplanung für die integrierte PCB-Antenne oder die Variante mit externer Antenne.
3. Legen Sie die Stromversorgungsarchitektur für VDD_3V3, VDD_1V8 und VDDIO fest und bestätigen Sie, dass alle drei Schienen gleichzeitig hochfahren.
4. Weisen Sie Pins für Display, Speicher, USB, Audio, Sensoren, Weckfunktion, Debugging und Produktionstests zu.
5. Lösen Sie Konflikte bei gemeinsam genutzten Ressourcen, insbesondere zwischen SDIO und MPI3 sowie bei den intern genutzten Flash-Pins PA06–PA11.
6. Ergänzen Sie Entkopplung, ESD-Schutz, den PWRKEY-Pull-down sowie die Serienwiderstände für LCD und Debug-UART.
7. Platzieren Sie das Modul mit dem erforderlichen Antennenabstand und Freihaltebereich.
8. Prüfen Sie Schaltplan und PCB vor der Freigabe anhand der Checkliste in Abschnitt 7.

4.2 Prüfreihenfolge¶

Verwenden Sie eine gestufte Prüfreihenfolge: Schaltplanprüfung, Pin-Mux-Prüfung, Prüfung des Hochfahrens, RF-/Antennenprüfung, Layoutprüfung, Inbetriebnahme des Erstmusters, RF-Validierung, Umwelt- und Zuverlässigkeitsprüfung sowie Produktionstest.

4.3 Meilensteine¶

5. Schaltplandesign¶

5.1 Stromversorgungssystem¶

5.1.1 Stromversorgung¶

VDD_3V3, VDD_1V8 und VDDIO müssen gleichzeitig hochfahren. Platzieren Sie an jedem Modul-Versorgungspin einen 4,7-µF-Kondensator in unmittelbarer Nähe. Obwohl VDDIO mit 1,7 V bis 3,6 V betrieben werden kann, weist das Datenblatt gesondert darauf hin, dass PA00–PA11 fest auf 3,3 V eingestellt sind und VDDIO nicht folgen.

5.1.2 Betriebsmodi¶

BOOT_MODE wählt den Startmodus: High für den Download-Modus und Low für den Benutzermodus. Legen Sie den Pegel am BOOT_MODE-Pin bei Reset und während der Produktionsprogrammierung eindeutig fest. PB32/PWRKEY unterstützt einen Reset nach 10 s langem Drücken bei High-Pegel; ein 10-kΩ-Pull-down ist erforderlich.

5.2 Takt und RF¶

5.2.1 Takt¶

Die Modulplattform verwendet einen 48-MHz-Quarzoszillator und unterstützt stromsparende RC-Oszillatoren mit 1 MHz/48 MHz, einen besonders stromsparenden 10-kHz-RC-Oszillator sowie einen optionalen 32,768-kHz-Quarzoszillator. Halten Sie Layout und Masseführung im Taktbereich konsistent mit dem Modul-Referenzdesign. Vermeiden Sie Ultraschallprozesse, die den internen Quarz mechanisch belasten können.

5.2.2 RF¶

Das Modul unterstützt eine integrierte PCB-Antenne oder eine externe Antenne über einen IPEX-kompatiblen Steckverbinder. Validieren Sie Kommunikationsreichweite und RF-Leistung im endgültigen Gehäuse, nicht nur auf einer offenen Werkbank.

5.3 Benutzerschnittstellen¶

5.3.1 Display¶

Der LCD-Controller unterstützt DBI-Seriell-SPI-Modus, Dual-SPI, Quad-SPI, 8080-Parallelmodus, DPI/RGB und JDI. Die im Datenblatt empfohlene Pin-Zuweisungsabbildung ordnet die Gruppen LCD_DPI_24, LCD_DPI_8, LCD_QSPI, LCD_8080, E-Paper und Raspberry-Pi-Stil den Modulpins zu.

Fügen Sie den LCD-RGB-Signalleitungen Serienwiderstände von 33–100 Ω hinzu. Halten Sie RGB-, SPI-Display- und Touch-Panel-Leiterbahnen kurz und konsistent. Sehen Sie ESD-Schutz an exponierten Touch- oder Steckverbinderschnittstellen vor.

5.3.2 Audio¶

Das Modul stellt analoge Audio-DAC-Ausgänge, MIC_BIAS, MIC_ADC_IN, I2S und PDM-fähige Pins bereit. Der Audio-DAC ist ein 24-Bit-Ausgangspfad, der Abtastraten von 8 kHz bis 48 kHz mit 109 dB SNR und Dynamikumfang unterstützt. Der Audio-ADC ist ein 24-Bit-Sigma-Delta-Eingangspfad, der Abtastraten von 8 kHz bis 48 kHz mit 99 dB SNR und Dynamikumfang unterstützt.

Halten Sie analoge Audiosignale von störenden Schaltknoten, LCD-Takten und Antennenzuführungsstrukturen fern. Platzieren Sie die Filterung für MIC_BIAS und MIC_ADC_IN nahe an der angeschlossenen Mikrofonschaltung.

5.3.3 Tasten¶

PB32 ist der PWRKEY-Eingang und unterstützt einen Reset nach 10 s langem Drücken bei High-Pegel. Sehen Sie den erforderlichen 10-kΩ-Pull-down vor und stellen Sie sicher, dass der Tastenschaltkreis während Transport, Deep Sleep und Ein-/Ausschaltsequenzen keinen undefinierten Pegel annimmt.

5.3.4 Motor- und PWM-Lasten¶

Die in der empfohlenen Pin-Zuweisungsabbildung des Datenblatts mit GPTIM gekennzeichneten Pins unterstützen PWM-Ausgänge. Verwenden Sie externe Treiber für Motoren, Hintergrundbeleuchtung, Summer oder andere Lasten. Steuern Sie induktive oder stromstarke Lasten nicht direkt über Modul-GPIOs an.

5.4 Speicher und Konnektivität¶

5.4.1 Speicher¶

Die Modulfamilie stellt SKU-abhängigen Haupt-Flash, 4+8 MB OPI-PSRAM und 1 MB Backup-QSPI-NOR-Flash bereit. MPI3 kann extern SPI-NOR oder SPI-NAND anbinden, aber PA06–PA11 sind standardmäßig mit dem internen Flash des Moduls verbunden und extern nicht verfügbar. SDIO und MPI3 teilen sich I/O-Ressourcen und können nicht gleichzeitig verwendet werden.

5.4.2 Sensoren¶

GPADC unterstützt 12-Bit-Wandlung, eine Abtastrate von bis zu 4 MS/s, einen Eingangsbereich von 0–3,3 V single-ended, einen Differenzeingangsbereich von -2,1 V bis +2,1 V, Software-/Hardware-Trigger und DMA. Mit GPADC_CHx gekennzeichnete Pins unterstützen Analogeingänge; halten Sie analoge Pfade kurz, gefiltert und fern von LCD- und RF-Schaltstörungen.

5.4.3 UART/I2C¶

UART unterstützt Vollduplex-Betrieb bis zu 6 Mbps. I2C unterstützt die Standardmodi 100 kbps, Fast 400 kbps, Fast-Mode Plus 1 Mbps und High-Speed 3,4 Mbps. Viele GPIOs sind als PAxx_I2C_UART oder PBxx_I2C_UART gemultiplext; bestätigen Sie den endgültigen Mux-Plan vor dem Schaltplan-Freeze.

UART4_TXD an Pin 6 und UART4_RXD an Pin 7 bilden die Standard-UART für Logausgabe und unterstützen Programm-Download sowie Debugging. PA16 und PA17 können als DBG_UART gemultiplext werden; werden diese Pins für Download oder Debugging verwendet, sind Serienwiderstände von 100 Ω erforderlich.

5.4.4 USB, SPI, SDIO und I2S¶

USB2.0 FS unterstützt Host-/Device-Modus mit integriertem PHY. SPI unterstützt SSP/SPI- und Microwire-Formate; HPSYS-SPI erreicht bis zu 48 MHz, LPSYS-SPI bis zu 24 MHz. SDMMC1 unterstützt SD 3.0, SDIO 3.0 und eMMC 4.5.1 mit SDR- und DDR-Modi; SDMMC2 unterstützt SD-/SDIO-/eMMC-Funktionen mit SDR-Modi bis zu 48 MHz. I2S unterstützt Master-/Slave-Betrieb, Vollduplex, Links-/Rechts-/Standardformate und eine PCM-Breite von bis zu 24 Bit.

5.5 Fertigung¶

5.5.1 Debug¶

SWDIO an Pin 79 und SWCLK an Pin 80 sind SWD-Debug-/Download-Pins. Halten Sie SWD bei frühen Prototypen und an Fertigungsprüfvorrichtungen zugänglich. Halten Sie außerdem den Standard-UART4-Download-/Debug-Pfad zugänglich, sofern das Produkt keinen anderen zugelassenen Programmierpfad besitzt.

5.5.2 Produktion¶

Reservieren Sie auf Platinenebene Fertigungszugänge für Stromversorgung, Masse, Boot-Modus, Reset/PWRKEY, SWD, UART-Download sowie jede Kalibrierungs- oder RF-Testschnittstelle. Die finale Testsoftware sollte Boot, Flash, Display, Touch, Audio, USB, Sensoren, RF-Kommunikation, Schlaf- und Weckverhalten sowie Stromverbrauch abdecken.

6. PCB-Layout¶

6.1 Mechanik und Footprint¶

Das Modul misst 18,0 × 32,9 × 3,1 mm. Verwenden Sie den empfohlenen PCB-Footprint aus dem Datenblatt und stimmen Sie Land Pattern, Lötstopplack-Erweiterung, Pastenöffnung, Freihaltebereich und Bestückungs-Courtyard mit dem PCB-Bestückungsdienstleister ab.

6.2 Antennenplatzierung¶

Verwendet das Produkt die integrierte PCB-Antenne, halten Sie deren Bereich frei von Bauteilen und Metall. Platzieren Sie das Modul so, dass die Antenne nach Möglichkeit über den Rand der Trägerplatine hinausragt und der Speisepunkt nahe am Platinenrand liegt.

Kann die Antenne nicht über den Platinenrand hinausragen, sehen Sie einen Freihaltebereich von mindestens 15 mm vor. Platzieren Sie in diesem Bereich weder Kupfer noch Leiterbahnen noch Bauteile und sparen Sie das Material der Trägerplatine unter der PCB-Antenne so weit wie praktikabel aus.

6.3 Externer Antennensteckverbinder¶

Für Designs mit externer Antenne beschreibt das Datenblatt einen Steckverbinder der ersten Generation für externe Antennen, kompatibel mit Hirose-U.FL-Serie, I-PEX-MHF-I- und Amphenol-AMC-Steckverbindern.

6.4 Layout-Checkliste¶

7. Hardware-Validierung¶

7.1 Elektrische Eigenschaften¶

VDD ist die I/O-Versorgung. VOH und VOL werden mit einer hochohmigen Last gemessen.

7.2 Stromverbrauch¶

7.3 Schaltplan-Checkliste¶

7.4 Lagerung, Handhabung und Bestückung¶

8. Verwandte Dokumente¶

9. Anhänge¶

9.1. Anhang A. Referenz zur Pin-Planung¶

DS5602 V0.3 enthält die vollständige 89-Pin-Definitionstabelle und eine Pinbelegung in Draufsicht. Die folgende Tabelle hebt Pins und Signalgruppen hervor, die besonders häufig das Schaltplanrisiko, den Start-/Debug-Zugang oder die Planung gemeinsam genutzter Ressourcen beeinflussen.

10. Versionshistorie¶

10.1. Versionshistorie des Leitfadens¶

10.2. Versionshistorie des Quelldatenblatts¶

Zuletzt aktualisiert: 2026-10-19