SF32LB58x Hardware-Design-Leitfaden — PCB-Layout-Richtlinien¶
Teil des SF32LB58x Hardware-Design-Leitfadens
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6. PCB-Layout-Richtlinien¶
6.1. Entwurf des Gehäuse-Footprints¶
Die SF32LB58x-Serie verwendet ein BGA256-Gehäuse mit den Abmessungen 8,5 mm × 6,5 mm × 0,94 mm, einem Ballraster von 0,4 mm und einem nominalen Balldurchmesser von 0,25 mm. Die vollständigen Gehäusedaten finden Sie im offiziellen Datenblatt.
Widersprüchliche Angaben zur Gehäusehöhe
Der Fließtext des SiFli-Leitfadens nennt eine Gehäusehöhe von 0,94 mm. In der BGA256-Gehäusezeichnung ist Maß A dagegen mit einem Nennwert von 0,91 mm und einem Bereich von 0,84–1,04 mm angegeben. Diese Quellenwerte widersprechen sich. Wenn die Höhe den mechanischen Freiraum oder die Passung des Gehäuses beeinflusst, legen Sie keinen Wert ohne Rückfrage bei SiFli fest; verwenden Sie die bestätigte Gehäusespezifikation.
6.2. PCB-Lagenaufbau¶
Die SF32LB58x-Serie kann ein- oder beidseitig bestückt werden. Die Leiterplatte muss in HDI-Technik ausgeführt sein; PTH wird nicht unterstützt. Empfohlen wird der Lagenaufbau 6HDI-2. Die Referenzstruktur in der Abbildung gibt eine fertige Leiterplattendicke von 0,8 mm ±10 % (nominal etwa 32 mil) an.
6.3. Allgemeine PCB-Designregeln¶
Beachten Sie die Abbildung mit den allgemeinen Leiterplatten-Designregeln im offiziellen Datenblatt (Abmessungen in mm). Als Referenz sind eine minimale und empfohlene Leiterbahnbreite von 0,075 mm, eine maximale Breite von 2 mm, Mindestabstände von 0,075 mm zwischen Leiterbahnen, Vias, Pads, SMD-Bauteilen, Text und Kupferflächen, ein Abstand von 0,25 mm zur Leiterplattenkante sowie 0,1 mm Bohrungsabstand und Abstand zwischen Bauteilkörpern angegeben. Stimmen Sie die endgültigen Regeln mit dem Leiterplattenhersteller ab.
6.3.1. Blind-Via-Design¶
Beachten Sie die Abbildungen zur Ausführung der Blind-Vias zwischen den Lagen 1–2 und 1–3 im offiziellen Datenblatt (Abmessungen in mm). Die dargestellten metallisierten Blind-Vias haben einen Durchmesser von 0,23 mm und einen Bohrdurchmesser von 0,10 mm.
6.3.2. Buried-Via-Design¶
Beachten Sie die Abbildung zur Ausführung des Buried-Vias zwischen den Lagen 2–5 im offiziellen Datenblatt (Abmessungen in mm). Das dargestellte metallisierte Buried-Via hat einen Durchmesser von 0,40 mm und einen Bohrdurchmesser von 0,20 mm.
6.4. Leiterbahn-Fanout¶
Die Anschlüsse der ersten beiden BGA-Reihen werden auf der obersten Lage herausgeführt; die übrigen Anschlüsse werden über Vias auf die Innenlagen geführt.
6.5. Leiterbahnführung der Taktschnittstelle¶
Platzieren Sie den Quarz innerhalb einer Abschirmhaube, mehr als 1 mm vom Leiterplattenrand entfernt und so weit wie möglich von wärmeerzeugenden Bauteilen wie PA, Ladeschaltung und PMU. Ein Abstand von mehr als 5 mm ist ideal, damit Wärme die Frequenzabweichung des Quarzes nicht beeinflusst. Halten Sie im Freihaltebereich des Quarzes zu anderen Metallteilen und Bauteilen einen Abstand von mehr als 0,25 mm ein.
Führen Sie die 48-MHz-Quarzleitungen auf der obersten Lage. Ihre Länge muss 3 bis 10 mm und ihre Breite 0,075 mm betragen. Sehen Sie eine vollständige 3D-Abschirmung vor und halten Sie die Leitungen von VBAT, DC/DC und Hochgeschwindigkeits-Signalen fern. Lassen Sie sowohl die oberste als auch die darunterliegende Lage unter dem 48-MHz-Quarzbereich frei von anderen Leiterbahnen.
Führen Sie die 32,768-kHz-Quarzleitungen auf der obersten Lage. Die Leiterbahnlänge muss ≤10 mm und die Leiterbahnbreite 0,075 mm betragen; der Abstand zwischen den parallelen Leitungen 32K_XI und 32K_XO muss ≥0,15 mm sein. Sehen Sie eine vollständige 3D-Abschirmung vor. Lassen Sie sowohl die oberste als auch die darunterliegende Lage unter dem Quarzbereich frei von anderen Leiterbahnen.
Lagen der kupferfreien Zone unter dem Quarz mit SiFli abstimmen
Der Layoutleitfaden fordert einen Freihaltebereich auf der Oberseite und der direkt darunterliegenden Lage im jeweiligen Quarzbereich. Die Checklisten-Arbeitsmappe fordert bei einer vierlagigen Leiterplatte kupferfreie Zonen auf den Lagen 1, 2 und 3. Die Quellen unterscheiden sich darin, ob Lage 3 einzubeziehen ist. Legen Sie die endgültige Anforderung für Lage 3 nicht selbst fest, sondern klären Sie sie mit SiFli.
6.6. RF-Leiterbahnführung¶
Platzieren Sie die RF-Anpassschaltung so nah wie möglich am Chip und nicht am antennenseitigen Ende. Platzieren Sie den RF-Entkopplungskondensator für AVDD_BRF so nah wie möglich am Chip-Pin und verbinden Sie seine Masse-Pads über Vias direkt mit der Hauptmassefläche.
Führen Sie RF-Leiterbahnen nach Möglichkeit auf der obersten Lage, um Vias zu vermeiden, die die RF-Leistung beeinträchtigen können. Die Leiterbahnbreite sollte vorzugsweise mehr als 10 mil betragen. Sehen Sie eine vollständige 3D-Abschirmung vor und vermeiden Sie spitze oder rechte Winkel. Ergänzen Sie auf beiden Seiten der RF-Leiterbahn Abschirmvias für Masse und legen Sie die Impedanz auf 50 Ω aus. Halten Sie DC-DC, VBAT und digitale Hochgeschwindigkeitssignale wie Quarz-, Hochfrequenztakt- sowie I2C-, SPI-, SDIO-, I2S- und UART-Signale vom RF-Routingbereich fern. AVSS_RRF, AVSS_TRF, AVSS_TRF2, AVSS_VCO und AVSS_BB sind Massepins der RF-Schaltung und müssen zuverlässig geerdet werden. Platzieren Sie Blindvias direkt auf den zugehörigen Pads und verbinden Sie sie mit der Hauptmasse.
6.7. Leiterbahnführung der Audioschnittstelle¶
Platzieren Sie den Entkopplungskondensator für die Audio-Versorgung AVDD33_AUD nahe am zugehörigen Pin und verbinden Sie sein Masse-Pad zuverlässig mit der Hauptmasse. Gehen Sie ebenso mit dem Entkopplungskondensator für die Mikrofonversorgung MIC_BIAS vor. Platzieren Sie auch den Entkopplungskondensator für AUD_VREF nahe am zugehörigen Pin.
AU_ADC1P/AU_ADC1N und AU_ADC2P/AU_ADC2N sind die beiden analogen Eingangspaare — platzieren Sie zugehörige Bauteile so nah wie möglich an ihren Pins, führen Sie jedes P/N-Paar als Differenzleitung mit möglichst kurzer Leiterbahnlänge, wenden Sie 3D-Abschirmung auf das Differenzpaar an und halten Sie andere stark störende Signale von diesen Leiterbahnen fern.
AU_DAC1P/AU_DAC1N und AU_DAC2P/AU_DAC2N sind die beiden analogen Ausgangspaare — platzieren Sie zugehörige Bauteile so nah wie möglich an ihren Pins, führen Sie jedes P/N-Paar als möglichst kurze Differenzleitung unter 2 mm, mit einer Leiterbahn-Parasitärkapazität unter 10 pF und einer Differenzleiterbahnbreite von 0,075 mm. Wenden Sie 3D-Abschirmung auf das Differenzpaar an und halten Sie andere stark störende Signale von diesen Leiterbahnen fern.
Widersprüchliche Grenzwerte für die DAC-Leiterbahnlänge
Der Layoutleitfaden begrenzt die DAC-Leiterbahnlänge auf unter 2 mm; die Checklisten-Arbeitsmappe nennt dagegen unter 2 cm (20 mm). Die Grenzwerte unterscheiden sich um den Faktor zehn. Wählen oder ersetzen Sie keinen Grenzwert ohne Bestätigung durch SiFli.
6.8. Leiterbahnführung der USB-Schnittstelle¶
Platzieren Sie den Entkopplungskondensator für AVDD33_USB und den Kalibrierwiderstand USB2_REXT jeweils nahe am zugehörigen Pin. Die USB-Leiterbahnen müssen zuerst durch die ESD-Schutzkomponente und dann zum Chip führen. Verbinden Sie den Masse-Pin der ESD-Komponente zuverlässig mit der Hauptmasse. Führen Sie USB DP/DN als Differenzpaar mit kontrollierter Differenzimpedanz von 90 Ω und dreidimensionaler Abschirmung.
6.9. Leiterbahnführung der SDIO-Schnittstelle¶
Der SF32LB58x bietet zwei SDIO-Schnittstellen: SDIO1 und SDIO2. Führen Sie die Signale jeder Schnittstelle gemeinsam, statt sie aufzuteilen. Die Gesamtleiterbahnlänge muss ≤50 mm betragen; die Längenabweichung zwischen den Signalen einer Gruppe darf ≤6 mm betragen. Schirmen Sie das SDIO-Taktsignal dreidimensional ab und sehen Sie eine Abschirmung auch für DATA und CMD vor.
6.10. Leiterbahnführung der DSI-Schnittstelle¶
Platzieren Sie den AVDD18_DSI-Entkopplungskondensator und den DSI_REXT-Kalibrierwiderstand jeweils nahe am zugehörigen Pin. Führen Sie DSI-Signale als Differenzpaare mit einer kontrollierten differentiellen Impedanz von 100 Ω. Stimmen Sie die Längen von Takt- und Datenleitungen ab: Die Längenabweichung innerhalb eines Differenzpaares darf ≤0,5 mm, die zwischen den Paaren ≤2 mm betragen. Schirmen Sie jedes Differenzpaar dreidimensional ab.
Widersprüchliche DSI-Grenzwerte zwischen Differenzpaaren
Der Layoutleitfaden begrenzt den Längenversatz zwischen Paaren auf ≤2 mm und innerhalb eines Paars auf ≤0,5 mm. Die Checklisten-Arbeitsmappe fordert dagegen, dass die DSI-Datendifferenzpaare innerhalb von 200 mil (5,08 mm) auf das Takt-Differenzpaar längenangepasst sind. Die Grenzwerte zwischen Paaren widersprechen sich. Halten Sie den Intra-Paar-Grenzwert davon getrennt und klären Sie den anzuwendenden Grenzwert zwischen Paaren vor Abschluss des Layouts mit SiFli.
6.11. Leiterbahnführung des DC-DC-Wandlers¶
Platzieren Sie die DC-DC-Leistungsdrossel und die Entkopplungskondensatoren nahe an den Chip-Pins. Halten Sie BUCK_LX-Leiterbahnen so kurz und breit wie möglich, um die Schleifeninduktivität des DC-DC-Wandlers zu minimieren. Fügen Sie an den Massepins aller DC-DC-Ausgangsentkopplungskondensatoren zusätzliche Massevias hinzu und verbinden Sie diese mit der Hauptmassefläche. Die BUCK_FB-Rückkopplungsleiterbahn muss >0,25 mm breit sein. Unter der Drossel darf auf der obersten Lage keine Kupferfläche vorhanden sein. Die angrenzende Lage muss als durchgehende Masse-Referenzfläche ausgeführt sein; andere Leiterbahnen dürfen nicht durch den Drosselbereich verlaufen.
6.12. Stromversorgungs-Routing¶
PVDD1 und PVDD2 sind die Stromversorgungseingänge des integrierten PMU-Moduls. Platzieren Sie die Entkopplungskondensatoren nahe an den Pins. Die Leiterbahnen müssen so breit wie möglich sein; ihre Breite muss ≥0,5 mm betragen. PVSS1 und PVSS2 sind Massepins des PMU-Moduls und müssen über Vias mit der Hauptmassefläche verbunden werden. Sie dürfen nicht unbeschaltet bleiben, da dies die Gesamtleistung der PMU beeinträchtigen kann.
6.13. Leiterbahnführung der LDO- und I/O-Versorgung¶
Platzieren Sie die Entkopplungskondensatoren für alle LDO-Ausgänge und I/O-Versorgungseingänge nahe an den jeweiligen Pins. Wählen Sie die Leiterbahnbreite passend zum Eingangsstrom und führen Sie die Leiterbahnen so kurz und breit wie möglich, um die Restwelligkeit der Versorgungsschienen zu verringern und die Systemstabilität zu verbessern.
6.14. Leiterbahnführung weiterer Schnittstellen¶
Leiterbahnen an GPADC-Pins müssen vollständig dreidimensional abgeschirmt und von anderen Störquellen wie Schaltungen zur Akku- und Temperaturmessung ferngehalten werden.
Leiterbahnen an Takteingangs- und -ausgangspins, etwa am 32-kHz-Ausgang, müssen ebenfalls vollständig dreidimensional abgeschirmt und von anderen Störquellen ferngehalten werden.
6.15. Masseführung des Chips¶
Das Masse-Netz im mittleren Bereich unter dem SF32LB58x muss durch Leiterbahnen vollständig verbunden sein. Sorgen Sie für eine ausreichend große Massefläche und verbinden Sie diese über Blind- oder Buried Vias mit der Hauptmassefläche.
6.16. EMI und ESD¶
Vermeiden Sie außerhalb der Abschirmhaube lange Leiterbahnen auf der obersten Lage. Takt-, Versorgungs- und andere störungserzeugende Signale müssen auf inneren Lagen geführt werden, nicht auf der obersten Lage. Platzieren Sie ESD-Schutzbauteile nahe an den Steckverbinderpins und führen Sie die Signale zuerst durch das ESD-Bauteil, damit keine Abzweigungen davor entstehen. Verbinden Sie die Massepins des ESD-Bauteils über Vias mit der Hauptmasse. Halten Sie die Masseleiterbahnen an den Pads kurz und breit, um die Impedanz zu senken und die ESD-Wirkung zu verbessern.
6.17. Sonstige Überlegungen¶
Platzieren Sie Testpunkte der USB-Ladeleitung vor der TVS-Diode. Die TVS-Diode des Akkuhalters muss vor dem Anschluss an die Plattform liegen; führen Sie die Signale so, dass sie die TVS passieren, bevor sie den Chip erreichen. Halten Sie die Leiterbahn vom Massepin der TVS so kurz wie möglich.
Der Quelltext definiert den TVS-Bezugspunkt „Plattform“ nicht
Der chinesische SiFli-Quelltext verlangt, die TVS-Diode am Akkuanschluss „vor der Plattform“ zu platzieren, definiert aber nicht, welchen Knoten oder Anschlusspunkt „Plattform“ bezeichnet. Klären Sie den Bezugspunkt mit SiFli, statt ihn abzuleiten. Separat fordert die Quelle, dass das Signal vor dem Chip durch die TVS-Diode geführt wird und die Masseleiterbahn der TVS kurz bleibt.
Damit der Lötstopplack die Pads nicht bedeckt und die Lötverbindungen zuverlässig bleiben, müssen Vias in BGA-Pads mittig unter der jeweiligen BGA-Kugel platziert werden. Eine außermittige Platzierung ist zu vermeiden. Beachten Sie zur Erhöhung der Fertigungsausbeute auch die Referenzabbildungen zu den BGA-Lötverbindungen.
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