Guía de diseño de hardware SF32LB58x — Pautas de diseño de PCB¶
Parte de la guía de diseño de hardware SF32LB58x
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6. Pautas de diseño de PCB¶
6.1. Diseño de la huella del encapsulado¶
La serie SF32LB58x usa un encapsulado BGA256 de 8,5 mm × 6,5 mm × 0,94 mm, con paso de 0,4 mm y diámetro nominal de bola de 0,25 mm. Consulte la hoja de datos oficial para ver todos los datos de cualificación del encapsulado.
Las fuentes discrepan sobre la altura del encapsulado
El texto de la guía de SiFli indica una altura de 0,94 mm, mientras que el dibujo del BGA256 da para la dimensión A un valor nominal de 0,91 mm y un intervalo de 0,84–1,04 mm. Son valores contradictorios en la fuente. Si la altura afecta a las holguras mecánicas o al ajuste de la carcasa, no elija uno sin confirmarlo con SiFli; utilice la especificación de encapsulado confirmada.
6.2. Apilado de capas de PCB¶
El diseño de la serie SF32LB58x admite ensamblaje por una o ambas caras. La PCB debe ser HDI; no se admite PTH. Se recomienda un apilado 6HDI-2. La estructura de referencia de la figura especifica un espesor final de 0,8 mm ±10 % (unos 32 mil nominales).
6.3. Reglas generales de diseño de PCB¶
Consulte la figura de reglas generales de diseño de PCB de la hoja de datos oficial; las dimensiones están en mm. Las reglas de referencia indican un ancho de pista mínimo y recomendado de 0,075 mm y un máximo de 2 mm; una separación mínima de 0,075 mm entre pistas, vías, pads, componentes SMD, texto y cobre; 0,25 mm de separación respecto al borde de la placa; y 0,1 mm entre perforaciones y entre cuerpos de componentes. Confirme las reglas definitivas con el fabricante de PCB.
6.3.1. Diseño de vías ciegas¶
Consulte las figuras de diseño de vías ciegas entre las capas 1-2 y 1-3 de la hoja de datos oficial; las dimensiones están en mm. Las vías ciegas metalizadas de referencia tienen 0,23 mm de diámetro y un taladro de 0,10 mm.
6.3.2. Diseño de vías enterradas¶
Consulte la figura de diseño de vías enterradas entre las capas 2-5 de la hoja de datos oficial; las dimensiones están en mm. La vía enterrada metalizada de referencia tiene 0,40 mm de diámetro y un taladro de 0,20 mm.
6.4. Fanout de pistas¶
Las pistas de las dos primeras filas de bolas BGA salen por la capa superior; las de las filas restantes se enrutan hacia las capas internas mediante vías.
6.5. Trazado de la interfaz de reloj¶
Coloque el cristal dentro de una cubierta de apantallamiento, a más de 1 mm del borde de la PCB y lo más lejos posible de los componentes que generan calor —como el PA, el circuito de carga y la PMU—, idealmente a más de 5 mm, para evitar que afecten al desplazamiento de frecuencia del cristal. Mantenga una distancia superior a 0,25 mm entre la zona de exclusión del cristal y otros metales o componentes.
Trace el cristal de 48 MHz en la capa superior, con una longitud de 3–10 mm y un ancho de pista de 0,075 mm, y aplíquele apantallamiento 3D completo. Aléjelo de VBAT, DC/DC y las líneas de señal de alta velocidad. No trace otras señales por la capa superior ni por la capa adyacente bajo la zona del cristal de 48 MHz.
Trace el cristal de 32,768 kHz en la capa superior, con una longitud ≤10 mm, un ancho de pista de 0,075 mm y una separación entre las pistas paralelas 32K_XI/32K_XO ≥0,15 mm; aplique apantallamiento 3D completo. Mantenga libres de otras pistas la capa superior y la capa adyacente bajo la zona del cristal.
Confirme con SiFli las capas de exclusión de cobre del cristal
La guía de PCB indica que se dejen libres de cobre la capa superior y la capa adyacente bajo cada zona de cristal. El libro de trabajo de la lista de comprobación especifica las capas 1, 2 y 3 para una PCB de cuatro capas. Las fuentes difieren sobre si debe incluirse la capa 3. No deduzca el requisito definitivo de esa capa; confírmelo con SiFli.
6.6. Trazado de la interfaz RF¶
Coloque el circuito de adaptación RF lo más cerca posible del chip, no junto a la antena. Sitúe el condensador de desacoplo de alimentación RF AVDD_BRF lo más cerca posible del pin del chip y conecte sus vías de tierra directamente al plano GND principal.
Cuando sea posible, trace las pistas RF en la capa superior para evitar vías que degraden el rendimiento; se recomienda un ancho de pista superior a 10 mil. Aplique apantallamiento 3D completo y evite ángulos agudos o rectos. Añada vías de tierra de apantallamiento a ambos lados de la pista RF y controle su impedancia a 50 Ω. Mantenga DC-DC, VBAT y las señales digitales de alta velocidad —como el cristal, los relojes de alta frecuencia y las señales de interfaz I2C/SPI/SDIO/I2S/UART— fuera de la zona de trazado RF. AVSS_RRF, AVSS_TRF, AVSS_TRF2, AVSS_VCO y AVSS_BB son pines de tierra del circuito RF y deben conectarse correctamente a tierra; coloque vías ciegas directamente en sus pads para conectarlos a la tierra principal.
6.7. Trazado de la interfaz de audio¶
Coloque el condensador de desacoplo de la alimentación de audio AVDD33_AUD cerca de su pin y conecte bien su pin de tierra a la tierra principal. Coloque también el condensador de desacoplo de alimentación del micrófono MIC_BIAS cerca de su pin y con una conexión adecuada a tierra. Sitúe el condensador de desacoplo de AUD_VREF junto a su pin.
AU_ADC1P/AU_ADC1N y AU_ADC2P/AU_ADC2N son los dos pares de entrada analógica. Coloque los componentes asociados lo más cerca posible de sus pines, trace cada par P/N como una línea diferencial lo más corta posible, aplique apantallamiento 3D al par y mantenga alejadas otras señales con interferencia intensa.
AU_DAC1P/AU_DAC1N y AU_DAC2P/AU_DAC2N son los dos pares de salida analógica. Coloque los componentes asociados lo más cerca posible de sus pines, trace cada par P/N como una línea diferencial lo más corta posible y de menos de 2 mm, con una capacitancia parásita de pista inferior a 10 pF y un ancho de pista diferencial de 0,075 mm. Apantalle el par diferencial en 3D y mantenga alejadas otras señales con interferencia intensa.
Las fuentes discrepan sobre la longitud máxima de las pistas DAC
La guía de PCB limita la longitud de las pistas DAC a menos de 2 mm, mientras que el libro de trabajo de la lista de comprobación indica menos de 2 cm (20 mm). Los límites difieren por un factor de diez. No elija ni sustituya un límite sin confirmarlo con SiFli.
6.8. Trazado de la interfaz USB¶
Coloque el condensador de desacoplo AVDD33_USB y la resistencia de calibración USB2_REXT cerca de sus respectivos pines. Las pistas USB deben pasar por los pines del componente de protección ESD antes de llegar al chip, y el pin de tierra de dicho componente debe conectarse bien a la tierra principal. Trace USB DP/DN como un par diferencial con impedancia diferencial controlada a 90 Ω y apantallamiento 3D.
6.9. Trazado de la interfaz SDIO¶
SF32LB58x ofrece dos interfaces SDIO, SDIO1 y SDIO2. Trace juntas todas las señales de cada interfaz SDIO, sin dividirlas. La longitud total de las pistas debe ser ≤50 mm y la diferencia de longitud dentro del grupo, ≤6 mm. Apantalle en 3D la señal de reloj SDIO y proteja también las señales DATA y CMD.
6.10. Trazado de la interfaz DSI¶
Coloque el condensador de desacoplo AVDD18_DSI y la resistencia de calibración DSI_REXT cerca de sus respectivos pines. Trace las señales DSI como pares diferenciales con impedancia diferencial controlada a 100 Ω, igualando las longitudes del reloj y los datos: el desfase dentro de cada par debe ser ≤0,5 mm y entre pares, ≤2 mm. Aplique apantallamiento 3D a cada par diferencial.
Las fuentes discrepan sobre el límite entre pares diferenciales DSI
La guía de PCB limita el desfase entre pares a ≤2 mm y el desfase dentro de cada par a ≤0,5 mm. En cambio, el libro de trabajo de la lista de comprobación exige que los pares diferenciales de datos DSI coincidan con el par diferencial de reloj dentro de 200 mil (5,08 mm). Los límites entre pares son contradictorios. Mantenga separado el límite intra-par y confirme con SiFli cuál límite entre pares se debe aplicar antes de cerrar el diseño.
6.11. Trazado del circuito DC-DC¶
Coloque el inductor de alimentación DC-DC y los condensadores de desacoplo cerca de los pines del chip. Mantenga las pistas BUCK_LX lo más cortas y anchas posible para reducir al mínimo la inductancia del lazo DC-DC. Añada vías de tierra adicionales en los pines de tierra de todos los condensadores de desacoplo de salida DC-DC y conéctelas al plano GND principal. La pista de realimentación BUCK_FB no debe ser demasiado fina: su ancho debe superar 0,25 mm. No vierta cobre en la capa superior bajo el inductor de alimentación; mantenga la capa adyacente como un plano de referencia GND completo y evite pasar otras pistas por la zona del inductor.
6.12. Trazado de la alimentación¶
PVDD1 y PVDD2 son las entradas de alimentación del módulo PMU integrado. Coloque sus condensadores de desacoplo cerca de los pines y use pistas lo más anchas posible; nunca menos de 0,5 mm. PVSS1 y PVSS2 son pines de tierra del módulo PMU y deben conectarse a la tierra principal mediante vías. No los deje flotantes, ya que afectaría al rendimiento general de la PMU.
6.13. Trazado de entradas de alimentación LDO y E/S¶
Coloque los condensadores de desacoplo de todas las salidas LDO y entradas de alimentación de E/S cerca de sus respectivos pines. El ancho de las pistas debe cumplir el requisito de corriente de entrada. Manténgalas lo más cortas y anchas posible para reducir el rizado de los raíles de alimentación y mejorar la estabilidad del sistema.
6.14. Trazado de otras interfaces¶
Las señales de los pines GPADC requieren apantallamiento 3D completo y deben mantenerse alejadas de otras fuentes de interferencia, como los circuitos de medición del nivel de batería y de temperatura.
Las señales de los pines de entrada y salida de reloj, como la salida de 32 kHz, también requieren apantallamiento 3D completo y deben mantenerse alejadas de otras fuentes de interferencia.
6.15. Trazado de tierra del chip¶
La red de tierra bajo la zona central del SF32LB58x debe quedar completamente interconectada mediante pistas y formar un plano GND suficiente, conectado al plano principal mediante vías ciegas o enterradas.
6.16. EMI y ESD¶
Fuera de la cubierta de apantallamiento, evite las pistas largas en la capa superior. Las señales de reloj, alimentación y otras que puedan generar interferencias deben ir por capas internas, no por la superior. Coloque los dispositivos de protección ESD cerca de los pines del conector y haga que las señales pasen primero por ellos para evitar ramificaciones de la señal. Conecte los pines de tierra de los dispositivos ESD a la tierra principal mediante vías; mantenga cortas y anchas las pistas de tierra de sus pads para reducir la impedancia y mejorar la protección ESD.
6.17. Otras consideraciones¶
Coloque los puntos de prueba de las líneas de carga USB antes del diodo TVS y sitúe el diodo TVS del portabaterías antes de la conexión a la plataforma. Trace las señales para que siempre pasen por el TVS antes de llegar al chip. Mantenga lo más cortas posible las pistas de los pines de tierra TVS.
La fuente no define la referencia de colocación del TVS
La fuente china indica que el TVS del conector de batería debe colocarse «antes de la plataforma» (平台), pero no aclara qué nodo o punto de conexión designa «plataforma». Confirme con SiFli la referencia de colocación en vez de deducirla. La fuente también exige que la señal pase por el TVS antes de llegar al chip y que la pista de tierra del TVS sea corta.
Para evitar que la máscara de soldadura cubra los pads y preservar la fiabilidad de las uniones, las vías de los pads BGA deben quedar centradas en la bola; no las desplace. Para mejorar el rendimiento de fabricación, consulte las figuras de referencia de conexión de bolas BGA.
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