Guía de diseño de hardware SF32LB52x — Pautas de diseño de PCB¶

6. Pautas de diseño de PCB¶

Utilice este capítulo para revisar el diseño de PCB junto con la sección 5. Antes de iniciar la colocación final, el esquemático debe definir la variante, el árbol de alimentación, los componentes de reloj, el espacio reservado para RF, los pines de pantalla y almacenamiento y el acceso a los puntos de prueba.

Objetivo de diseño

Trasladar el esquemático a una PCB PTH de 4 capas apta para fabricación y proteger las rutas sensibles de RF, cristal, audio, alimentación, USB y SDIO frente a problemas de impedancia, ruido y corriente de retorno.

Flujo de revisión de PCB

1. Confirme la huella del encapsulado y el patrón de pasta y de pads.
2. Confirme con el proveedor de PCB el apilado, las reglas de ancho/separación, los taladros y la impedancia.
3. Coloque el chip, los cristales, la ruta RF, DC/DC, el cargador, los conectores de pantalla/almacenamiento y los componentes de audio.
4. Revise el fanout y el trazado de las señales sensibles antes de completar las rutas GPIO de menor prioridad.
5. Guarde capturas de pantalla que documenten el trazado de RF, cristales, USB, SDIO, audio, DC/DC, el cargador y las líneas de alimentación.

6.1. Diseño de la huella de PCB¶

El encapsulado QFN68L del SF32LB52x mide 7 mm x 7 mm x 0,85 mm, tiene 68 pines y un paso de 0,35 mm.

El dibujo del encapsulado especifica una altura total nominal de 0,85 mm, con un intervalo de 0,8–0,9 mm. La separación respecto a la placa es de 0,02 mm nominales y 0,05 mm como máximo. Compruebe las holguras de montaje y de la carcasa con el dibujo detallado, no solo con el resumen dimensional.

La figura 6.1-3 especifica pads periféricos de 0,2 mm x 0,55 mm, paso de 0,35 mm, aperturas de máscara de soldadura de 0,3 mm x 0,65 mm y aperturas de pasta de 0,2 mm x 0,55 mm. Son dimensiones de referencia; compruebe los requisitos del proceso de montaje antes de aprobar la huella.

El dibujo del encapsulado indica un pad expuesto nominal de 5,49 mm x 5,49 mm. El ejemplo de fanout conecta el pad central a GND; no lo trate como una pieza mecánica que pueda quedar sin conectar.

6.2. Apilado de PCB¶

El diseño de referencia admite montaje por una o ambas caras. Los componentes pueden ir en una sola cara o, por ejemplo, los condensadores y otros pasivos pueden colocarse en la cara inferior, debajo del chip. Se recomienda un apilado de 4 capas con vías pasantes (PTH).

La figura 6.2-1 muestra un apilado de referencia de 0,8 mm ±10 %, incluidos el metalizado y la máscara de soldadura. Su espesor total calculado es de 0,79553 mm. Confirme el espesor acabado y la estructura dieléctrica con el fabricante; este ejemplo no es un apilado universal.

Las filas de prepreg suponen un área de cobre del 70 %. Dk y Df se reproducen de la imagen, incluido el Df de 0,8 de la máscara; no son propiedades universales verificadas. Confirme los datos del material real con el fabricante para calcular impedancia y pérdidas.

6.3. Reglas generales de diseño de PCB¶

Siga las reglas generales de diseño de PCB PTH del diseño de referencia.

Las reglas de la figura 6.3-1 indican un ancho mínimo y recomendado de pista de 0,1 mm y un máximo de 2,54 mm. Distinguen las separaciones de 0,1 mm entre pistas, vías y pads de las reglas para cobre de 0,127 mm (0,15 mm entre regiones de cobre), y fijan una separación al borde de 0,25 mm. Son reglas CAD de referencia: verifique por separado los límites de fabricación y el trazado con impedancia controlada.

Las reglas adicionales de la figura 6.3-1 fijan separaciones de 0,1 mm entre taladros y entre cuerpos de componentes. Algunas entradas de la misma red son cero; no eliminan las separaciones entre redes distintas ni las reglas de borde y cobre.

6.4. Fanout de pistas de PCB¶

Realice el fanout de todas las señales del encapsulado QFN por la capa superior.

6.5. Trazado de la interfaz de reloj¶

Aplique estas reglas de trazado del reloj a ambos grupos de diseño:

• Coloque los cristales dentro de la caja de blindaje y a más de 1 mm del borde de la PCB. Aléjelos tanto como sea posible de los componentes que generan calor (PA, cargador y circuitos PMU), idealmente más de 5 mm, para evitar que se altere la deriva de frecuencia del cristal.
• Mantenga una zona de exclusión de más de 0,25 mm alrededor del cristal, sin otros metales ni componentes.
• Trace las pistas del cristal de 48 MHz por la capa superior, con una longitud de 3–10 mm y un ancho de 0,1 mm, y apantállelas completamente con tierra. Aléjelas de VBAT/VCC, DC/DC y las señales de alta velocidad; no coloque otras pistas en la capa superior ni en la capa adyacente debajo del cristal.
• Trace las pistas del cristal de 32,768 kHz por la capa superior, con una longitud ≤10 mm y un ancho de 0,1 mm. Mantenga una separación ≥0,15 mm entre las pistas paralelas 32K_XI/32K_XO y apantállelas con tierra. No pase otras pistas por la capa superior ni por la adyacente bajo este circuito.

Las figuras 6.5-3 y 6.5-6 muestran una separación ≥0,15 mm entre las pistas paralelas XI/XO de ambos cristales. La figura 6.5-2 usa un cristal de 48 MHz con capacitancia de carga de 8,8 pF y marca los condensadores externos como NF (no montados). La figura 6.5-5 usa un cristal de 32,768 kHz y 7 pF en PA22/PA23, pines compartidos con PDM_CLK/PDM_DATA.

6.6. Trazado de la interfaz RF¶

Aplique estas reglas de trazado RF a ambos grupos de diseño:

• Coloque el circuito de adaptación RF cerca del chip, no de la antena.
• Coloque el condensador de filtro AVDD_BRF cerca del pin del chip y conecte directamente a la tierra principal las vías asociadas a su terminal de tierra.
• Trace RF por la capa superior siempre que sea posible y evite las vías que degraden el rendimiento. La fuente recomienda un ancho superior a 10 mil; compruebe que el apilado real permita obtener 50 Ω. Apantalle con tierra y evite giros agudos o en ángulo recto.
• Controle la impedancia de las pistas RF a 50 Ω y coloque vías de tierra de apantallamiento densas a ambos lados.

Los ejemplos RF usan un condensador en serie de 15 pF/50 V (C0333), dejan C0318/C0319 como NF y muestran un condensador de filtrado de 0,47 µF en AVDD_BRF. Son valores de montaje de ejemplo, no una receta universal de adaptación de antena.

6.7. Trazado de la interfaz de audio¶

Aplique estas reglas de trazado de audio a ambos grupos de diseño:

• Coloque los condensadores de filtro de AVDD33_AUD, MIC_BIAS y AUD_VREF cerca de sus respectivos pines y conecte sus terminales de tierra firmemente a la tierra principal.
• Coloque cerca del pin del chip los componentes de entrada analógica ADCP; mantenga las pistas cortas, con apantallamiento completo de tierra y alejadas de otras fuentes de interferencia intensa.
• Coloque los componentes de salida analógica DACP/DACN cerca del pin del chip. Trace las señales como un par diferencial, con pistas cortas, capacitancia parásita inferior a 10 pF y apantallamiento completo de tierra.

La figura 6.7-1 muestra condensadores de filtrado de referencia de 1 µF/6,3 V para MIC_BIAS, 2,2 µF/10 V para AVDD33_AUD y 1 µF/6,3 V para AUD_VREF. Estos valores explican el circuito ilustrado; confirme los necesarios para el diseño real. Además del trazado diferencial, mantenga DACP/DACN alejados de fuentes de interferencia intensa.

Las pautas del esquemático de la fuente también limitan a menos de 2 cm las pistas de salida DAC.

6.8. Trazado de la interfaz USB¶

Haga pasar primero USB DP (PA35) / DN (PA36) por los pines del dispositivo ESD y luego llévelos al chip. Asegúrese de que la tierra del dispositivo ESD esté bien conectada a la tierra principal. Trace el par con impedancia diferencial controlada a 90 Ω y apantallamiento completo de tierra.

La figura 6.8-3 compara el trazado a través de los pads de protección con ramales sin proteger: no cree un ramal que llegue al chip sin pasar por la conexión de protección.

6.9. Trazado de la interfaz SDIO¶

Trace las señales SDIO agrupadas; limite la longitud total a ≤50 mm y la diferencia de longitud dentro del grupo a ≤6 mm. Apantalle por completo la señal de reloj con tierra y proteja también las señales DATA y CMD.

La figura 6.9-2 también muestra una separación ≥0,15 mm entre CMD y el apantallamiento de tierra adyacente.

El esquemático SDIO etiqueta PA11 como MPI2_VDD_EN/SD_VDD_EN. Las guías de aplicación y de diseño de esquemáticos de OpenSiFli, de mayor prioridad, asignan PA21 al interruptor de alimentación del almacenamiento de arranque; úselo como criterio respaldado por las fuentes. La entrada PA11 del libro de comprobación para la Flash externa de variantes con batería no aclara si se trata de otro control. No sustituya PA21 por PA11 sin confirmación. Confirme con SiFli la red y la variante concretas; consulte Almacenamiento y fabricación.

6.10. Trazado del circuito DC/DC¶

Coloque el inductor de alimentación y los condensadores de filtro cerca de los pines del chip. Mantenga corta y ancha la pista BUCK_LX y dé al trazado de realimentación BUCK_FB un ancho superior a 0,25 mm. Conecte a la tierra principal los pines de tierra de todos los condensadores de filtro de salida DC/DC mediante varias vías. No vierta cobre en la capa superior bajo el inductor y mantenga la capa adyacente como una referencia de tierra continua.

La figura 6.10-1 usa un inductor de 4,7 µH y un condensador de salida de 4,7 µF/10 V. Sus etiquetas PMU_BUCK_VSW y PMU_BUCK_VOUT corresponden a los nodos de conmutación y salida/realimentación denominados BUCK_LX y BUCK_FB en la tabla de pines de la fuente. No pase otras pistas por la zona del inductor.

6.11. Trazado de alimentación¶

6.12. Trazado de otras interfaces¶

Apantalle con tierra las pistas de entrada GPADC y manténgalas alejadas de otros circuitos que puedan causar interferencias, incluidos los de medición del nivel de batería y detección de temperatura.

6.13. EMI y ESD¶

Aplique estas reglas de EMI y ESD a ambos grupos de diseño:

• No trace por la capa superior las líneas largas de reloj y alimentación que generen interferencias fuera de la caja de blindaje; llévelas por capas internas.
• Coloque los dispositivos de protección ESD cerca de los pines del conector y haga pasar primero las señales por ellos.
• Conecte los pines de tierra de los dispositivos ESD a la tierra principal mediante vías. Mantenga cortas y anchas las pistas de sus pads de tierra para reducir la impedancia y mejorar la protección ESD.

6.14. Otras consideraciones¶

Coloque los puntos de prueba de la línea de carga USB del lado del conector, antes del punto de protección TVS. Sitúe el TVS de la batería en la entrada a la placa, antes de que la línea se ramifique hacia la MCU y otras cargas. Pase la pista por el punto de conexión del TVS antes de llegar al chip; el TVS se conecta en derivación a tierra, no en serie. Mantenga corta su conexión a tierra.

Última actualización: 2026-10-12