STAR-MC1¶

Einführung¶

STAR-MC1 ist eine CPU-IP von Arm China auf Basis von Armv8-M Mainline, demselben Architekturprofil, das auch Cortex-M33 verwendet. Dadurch ist das Armv8-M-Softwaremodell vertraut; eine unveränderte Wiederverwendung von Cortex-M33-Firmware ist damit jedoch nicht garantiert. Optionale Architekturerweiterungen, Kernkonfiguration, SoC-Peripherie, Start- und Linker-Konfiguration sowie SDK-Unterstützung können abweichen. Betrachten Sie für Cortex-M33 entwickelte Software als Ausgangspunkt für eine Portierung und validieren Sie sie mit dem Zielbaustein und SDK.

Bei SF32-Geräten mit STAR-MC1 kann die Anwendungs-CPU in der SiFli-Dokumentation je nach Kontext und Detailgrad als Arm Cortex-M33, Cortex-M33 STAR-MC1 oder einfach STAR-MC1 bezeichnet werden. Diese Bezeichnungen allein bestätigen weder optionale Kernfunktionen noch die genaue SoC-Konfiguration. Für die Bauteilauswahl ist die Dokumentation des konkreten Geräts maßgeblich.

Lesen Sie diese Seite, wenn Sie die Arm-Cortex-M-Familie kennen und STAR-MC1 hinsichtlich Software, Leistung oder Bauteilauswahl korrekt einordnen möchten. Sie erklärt, was vertraut bleibt, was je nach SoC-Implementierung variieren kann und warum STAR-MC1 nicht als direkter Ersatz für Cortex-M7 betrachtet werden sollte.

Kompatibilität bezeichnet hier das gemeinsame architektonische Softwaremodell von Armv8-M, nicht ein direkt austauschbares Firmware-Image. Prüfen Sie vor der Wiederverwendung von Firmware die Kernfunktionen, Compiler-Optionen, den Startcode, die Speicheraufteilung des Linkers, die Interrupt-Zuordnung, die Peripherietreiber und die Sicherheitskonfiguration anhand des Ziel-SoC und seines SDK.

Positionierung für Entwickler¶

STAR-MC1 lässt sich nicht sinnvoll als fest positionierter Prozessor zwischen Cortex-M33 und Cortex-M7 einordnen. Es handelt sich um eine konfigurierbare, Cortex-M33-kompatible Armv8-M-Mainline-CPU-IP. Ihr Vorteil: Das vertraute MCU-Softwaremodell kann um optionale Speicher- und Beschleunigungsfunktionen ergänzt werden – etwa Cache, Tightly Coupled Memory (TCM), DSP-Befehle, eine Koprozessor-Schnittstelle und TrustZone –, sofern das finale SoC diese implementiert.

Wählen Sie für ein SF32-Projekt das Gerät anhand des dokumentierten Speichers, der Peripherie und der SDK-Unterstützung aus – nicht allein aufgrund des STAR-MC1-Labels. Die öffentlichen STAR-MC1-Unterlagen beschreiben Armv8-M und führen Cache, TCM, DSP, Koprozessor-Schnittstellen sowie TrustZone als mögliche Funktionen auf. Ob eine Funktion in einem bestimmten Produkt implementiert und aktiviert ist, muss anhand der SoC-Dokumentation geprüft werden.

Warum STAR-MC1 wichtig ist¶

Traditionelle Cortex-M33-MCUs eignen sich hervorragend für sichere, stromsparende eingebettete Steuerungsaufgaben, doch moderne vernetzte Produkte benötigen oft mehr als reine Steuerungslogik. Wearables, Smart Displays, Bluetooth-Audio-Produkte und Edge-AI-Geräte benötigen möglicherweise zusätzlich reaktionsschnelle Benutzeroberflächen, größeren externen Speicher, Signalverarbeitung und die häufige Übertragung von Grafik- oder Audiodaten.

STAR-MC1 kann diese Workloads mithilfe optionaler Caches, TCM und kundenspezifischer Befehle unterstützen, wenn das SoC sie implementiert und die Software sie wirksam nutzt. Diese Funktionen können Speicherwartezyklen reduzieren oder einzelne Operationen beschleunigen, ohne das MCU-Entwicklungsmodell aufzugeben. Prüfen Sie Leistungs- und Energievorteile am fertigen Gerät mit repräsentativen Workloads; der Kernname allein garantiert weder das eine noch das andere.

Vergleich der Cortex-M-Familie¶

Die folgende Tabelle fasst zusammen, wo STAR-MC1 unter den gängigen Cortex-M-Prozessoren einzuordnen ist. Die genauen Fähigkeiten hängen von der finalen SoC-Implementierung ab, doch die Positionierung ist bei der Wahl einer Architektur für ein Produkt hilfreich.

Aus Gründen der Kompaktheit verwendet die Tabelle CM3, CM4, CM33, CM55 und CM7 für die entsprechenden Cortex-M-Prozessoren.

* Diese Referenzwerte stammen aus Arms Cortex-M-Vergleichstabelle, Version 2020. Sie sind weder universelle aktuelle Messwerte noch eine direkte Rangfolge fertiger SoCs: Compiler, Speichersystem, Cache-Einstellungen und Benchmark-Konfiguration beeinflussen das Ergebnis.

† STAR-MC1 verwendet hier den CM33-Referenzwert, da er CM33-kompatibel ist. Dies ist eine Vergleichsbasis, kein von Arm veröffentlichtes oder gemessenes STAR-MC1-Ergebnis.

‡ Dies ist ein architektonischer Positionierungsleitfaden, keine gemessenen Silizium-Daten. Der tatsächliche Stromverbrauch hängt von Prozesstechnologie, Spannung, Frequenz, Speicherarchitektur, aktivierten Funktionen, Peripherien, Firmware-Duty-Cycle und der konkreten SoC-Implementierung ab.

Die Zeilen zu Pipeline und Bus fassen die jeweilige Hauptausführungspipeline und Systemspeicherschnittstelle jeder IP zusammen. CM33 und STAR-MC1 teilen sich die C-AHB/S-AHB-Busanordnung. Cache und andere optionale Speicherfunktionen sind von dieser Busschnittstelle unabhängig; ihre Verfügbarkeit hängt von der Konfiguration und Implementierung des SoC ab. Dies ist keine Aussage über die auf jedem fertigen SoC aktivierten Schnittstellen. Debug-, Trace-, Koprozessor- und andere optionale Ports sind nicht aufgeführt.

Referenzen zu Prozessor-IP: Arm-Dokumentation für CM3, CM4, CM33, CM55 und CM7 sowie das STAR-MC1 Technical Reference Manual.

Architektonische Erweiterungen¶

STAR-MC1 baut auf Cortex-M33 auf, statt ihn zu ersetzen. Die wichtigsten Ergänzungen sind Verbesserungen auf Implementierungsebene, die dem Kern helfen, weniger Zeit mit Warten auf den Speicher zu verbringen und mehr Zeit mit nützlicher Ausführung.

Befehls- und Daten-Caches¶

Verfügbarkeit und Konfiguration von Instruktions-Cache (I-Cache) und Daten-Cache (D-Cache) hängen von der SoC-Implementierung ab. Wenn diese Caches implementiert und aktiviert sind, sind sie besonders wertvoll in Systemen, die Code aus externem Flash ausführen, auf PSRAM zugreifen oder größere Benutzeroberflächen- und Middleware-Stacks betreiben.

Die wichtigsten Vorteile sind:

• Schnellerer Befehlsabruf aus Nicht-SRAM-Speicher.
• Geringere durchschnittliche Latenz beim Datenzugriff.
• Bessere Leistung für Grafik, Audio, Protokoll-Stacks und UI-Frameworks.
• Geringere Belastung des Speicherbusses, wenn derselbe Code oder dieselben Daten wiederverwendet werden.

Bei cachefähigen Puffern ohne hardwareseitige Kohärenzgarantie müssen Treiber, die Speicher mit DMA, Display-Controllern, Audioschnittstellen oder anderen Busmastern teilen, die Cache-Wartungsregeln des SDK oder RTOS befolgen. Schreiben Sie CPU-geänderte Daten aus dem Cache zurück, bevor ein Peripheriebaustein sie liest. Bereiten Sie Empfangspuffer vor DMA-Schreibzugriffen vor und invalidieren Sie veraltete Cache-Lines nach Abschluss der Übertragung, bevor die CPU das Ergebnis liest. Solange DMA den Puffer besitzt, darf die CPU nicht darauf zugreifen. Reservieren Sie vollständige Cache-Lines, ohne sie mit unabhängigen Daten zu teilen, und beachten Sie die Abschlussprüfungen und Speicherbarrieren der Plattform. Nicht cachefähige oder hardwarekohärente Puffer erfordern weiterhin ihre jeweiligen Synchronisationsregeln. PSRAM im Vergleich zu anderen Speichertypen für eingebettete Systeme erläutert die Übergabe des Pufferbesitzes und die Risiken durch geänderte, noch nicht zurückgeschriebene Cache-Lines.

Armv8-M-Erweiterung für kundenspezifische Datenpfade¶

Auf IP-Ebene definiert Arm die CDE-Befehlscodierung, während der SoC-Entwickler die kundenspezifischen Operationen und Datenpfade festlegt. CM33 unterstützt optionale Integer-CDE; Floating-Point-CDE hängt von FPU und Konfiguration ab. Das STAR-MC1-TRM beschreibt GPR-CDE- und FPCDE-Module. Diese IP-Beschreibung belegt jedoch nicht, dass CDE in einem bestimmten SF32-Gerät oder SDK verfügbar ist. Die Versionshinweise zu SiFli-SDK v2.5.1 dokumentieren eine Korrektur für versehentlich aktiviertes CDE beim SF32LB57x. Prüfen Sie die Unterstützung für das konkrete Zielbauteil und SDK, bevor Sie sich darauf verlassen. CM55 unterstützt optionale CDE ab r1, nicht in r0. CP0–CP7 sind Codierungsräume für Koprozessoren oder CDE und bedeuten weder acht kundenspezifische Befehle noch acht zusätzliche Beschleuniger. Prüfen Sie auch Core-Revision, implementierte Module sowie Compiler- und SDK-Unterstützung. Siehe das CM33-Datenblatt, die CM55-Hinweise zu CDE-Revisionen und die Kapitel B7/B8 des STAR-MC1-TRM.

Dies kann für Workloads wie die folgenden nützlich sein:

• Digitale Signalverarbeitung.
• Kryptografie.
• Grundfunktionen des maschinellen Sehens.
• Rechenroutinen für maschinelles Lernen.
• Berechnungen zur Sensorfusion.

CDE beschleunigt nicht automatisch jede Anwendung. Die Software muss Compiler-Unterstützung, Bibliotheken oder vom Anbieter bereitgestellte SDK-Komponenten nutzen, die die entsprechenden kundenspezifischen Befehle erzeugen. Wenn SoC und Software-Stack CDE unterstützen, entsteht damit ein klarer Weg zur anwendungsspezifischen Beschleunigung, ohne die Workload auf einen separaten Anwendungsprozessor zu verlagern.

Optimierung des Speichersystems¶

Viele moderne MCU-Workloads werden nicht nur durch die CPU-Frequenz begrenzt, sondern auch durch Speicherlatenz und -bandbreite. Das Speichersystem von STAR-MC1 und alle vom SoC implementierten und aktivierten Cache-Funktionen sind daher wichtig für Geräte der SF32-Klasse, bei denen Anwendungen internes SRAM, im selben Gehäuse integrierten Flash, PSRAM, Display-Puffer und Peripherie-DMA kombinieren können.

Die größten Gewinne zeigen sich in der Regel, wenn:

• Code aus Flash oder externem Speicher statt aus eng gekoppeltem SRAM ausgeführt wird.
• UI-Frameworks wiederholt auf Bild-, Schrift- oder Layout-Daten zugreifen.
• Audio-, Bluetooth-, Grafik- und Anwendungs-Tasks gleichzeitig laufen.
• Die aktive Arbeitsmenge gut in den Cache passt.

Rein CPU-gebundene Schleifen, die bereits aus schnellem SRAM laufen, zeigen möglicherweise eine geringere Verbesserung.

Leistungsmerkmale¶

STAR-MC1 sollte nicht als automatische Verbesserung kleiner synthetischer CPU-Benchmark-Kennzahlen wie CoreMark/MHz oder DMIPS/MHz beschrieben werden. Diese Benchmarks messen vorrangig kompakte Integer-Workloads und sind oft klein genug, um aus schnellem lokalem Speicher zu laufen. In dieser Situation bieten Befehls- und Daten-Caches möglicherweise wenig bis keine sichtbare Verbesserung gegenüber einer Standard-Cortex-M33-Implementierung.

STAR-MC1 ist ein Cortex-M33-kompatibler Kern mit einem konfigurierbaren Speichersubsystem und optionaler Beschleunigung bestimmter Workloads. Diese Funktionen können helfen, wenn Speicherzugriffe, externe Flash- oder PSRAM-Latenz, Grafikressourcen, Protokoll-Stacks oder wiederholte Zugriffe auf größere Code- und Datenmengen die Leistung begrenzen. Der Nutzen hängt von den implementierten Funktionen und ihrer Verwendung durch die Anwendung ab.

Was das für SF32-Entwickler bedeutet¶

Betrachten Sie STAR-MC1 bei der SF32-Firmware-Entwicklung als Cortex-M33-kompatiblen Anwendungsprozessor. Bewerten Sie die implementierten Speicher- und Beschleunigungsfunktionen anhand der Anforderungen der Anwendung an Code, Daten und Zeitverhalten.

In der Praxis:

• Betrachten Sie Cortex-M33-Firmware als Ausgangspunkt für eine Quellcode-Portierung, nicht als direkt austauschbares Image. Prüfen Sie vor der Wiederverwendung die Zielkonfiguration und SDK-Unterstützung.
• RTOS-, Interrupt-, Privilegien-, TrustZone- und Debug-Konzepte bleiben für Cortex-M-Entwickler vertraut.
• Leistungssensitive Anwendungen sollten kritischen Code und Daten sorgfältig platzieren und die Cache- und Speicher-APIs des SDK nutzen.
• Cachefähige DMA-Puffer benötigen explizite Cache-Wartung, wenn das Hardwaredesign keine Kohärenz garantiert; alle DMA-Puffer erfordern klare Zuständigkeit und Synchronisation.
• Grafik-, Audio-, KI- und Konnektivitäts-Workloads profitieren am meisten, wenn der Software-Stack die Hardware-Beschleuniger und die Speicherhierarchie des SoC effektiv nutzt.

Der Kern ist nicht dafür gedacht, jeden Cortex-M7-Anwendungsfall zu ersetzen. Erfordert eine Anwendung maximalen Single-Core-Durchsatz bei höherem Stromverbrauch, können Geräte der Cortex-M7-Klasse weiterhin geeignet sein. Für batteriebetriebene vernetzte Produkte bietet STAR-MC1 jedoch eine nützliche Balance aus Kompatibilität, Leistung und Energieeffizienz.

Gute Anwendungsfälle¶

STAR-MC1-basierte Geräte kommen für Produkte infrage, die eine Beschleunigung durch das Speichersystem oder eine anwendungsspezifische Beschleunigung benötigen und dabei MCU-typische Grenzen bei Leistungsaufnahme und Integration einhalten müssen. Eine Bewertung lohnt sich besonders, wenn Speicherlatenz wichtiger ist als der Wert eines kompakten CoreMark-/DMIPS-Tests. Wählen Sie das konkrete SoC nach seinen implementierten Funktionen und der gemessenen Leistung unter der Zielbelastung, nicht nach einem angenommenen Vorteil gegenüber jedem herkömmlichen Cortex-M33.

Typische Beispiele umfassen:

• Smartwatches und Fitness-Tracker.
• Bluetooth-Audio-Geräte.
• Tragbare medizinische und gesundheitsüberwachende Produkte.
• Smart Displays und kompakte HMI-Systeme.
• Edge-AI-Sensorgeräte.
• Produkte, die LVGL oder andere eingebettete UI-Frameworks nutzen.
• Geräte, die Code aus großen Flash- oder PSRAM-Speichern ausführen.

Wichtigste Erkenntnisse¶

• STAR-MC1 ist Cortex-M33-kompatibel und bewahrt daher das vertraute Armv8-M-Embedded-Softwaremodell.
• Wenn das SoC Befehls- und Daten-Caches aktiviert, können sie die reale Leistung verbessern, insbesondere wenn Code und Daten außerhalb des schnellen internen SRAM liegen.
• CDE bietet einen Pfad zur Beschleunigung durch kundenspezifische Befehle, sofern SoC und Software-Stack dies unterstützen.
• STAR-MC1 verbindet ein CM33-kompatibles Softwaremodell mit konfigurierbaren Speicher- und Beschleunigungsfunktionen; vergleichen Sie konkrete SoCs und gemessene Arbeitslasten statt nur Core-Bezeichnungen.
• Bei SF32-Geräten mit STAR-MC1 können der Kern und die dazu im SoC implementierten Funktionen anspruchsvollere Grafik-, Audio-, AIoT- und Wearable-Anwendungen innerhalb eines MCU-orientierten Entwicklungsmodells unterstützen.

Siehe auch: SF32-Familie zur Einordnung von STAR-MC1 in die breitere SF32LB5x-Produktfamilie.

Primärreferenz: Arm China STAR-MC1 Technical Reference Manual.

Zuletzt aktualisiert: 2026-10-12