SF32LB52x Hardware-Design-Leitfaden — PCB-Layout-Richtlinien¶

6. PCB-Layout-Richtlinien¶

Nutzen Sie dieses Kapitel zusammen mit Abschnitt 5 zur Prüfung des PCB-Layouts. Vor der endgültigen Platzierung sollte der Schaltplan bereits Variante, Stromversorgungsbaum, Taktbauteile, RF-Reserve, Display-/Speicherpins und den Zugang zu Testpunkten festlegen.

Design-Ziel

Setzen Sie den Schaltplan in eine fertigungsgerechte, vierlagige Leiterplatte mit durchkontaktierten Bohrungen (PTH) um. Schützen Sie dabei die empfindlichen RF-, Quarz-, Audio-, USB- und SDIO-Signalwege sowie die Versorgungsleitungen vor Impedanz-, Stör- und Rückstromproblemen.

PCB-Review-Ablauf

1. Gehäuse-Footprint sowie Lotpasten- und Lötflächenanordnung prüfen.
2. Stack-up, Leiterbahn-/Abstandsregeln, Bohrungen und Impedanzvorgaben mit dem PCB-Hersteller abstimmen.
3. Chip, Quarze, RF-Pfad, DC/DC, Lader, Display-/Speicheranschlüsse und Audiobauteile platzieren.
4. Fanout und empfindliche Signalführung prüfen, bevor GPIO-Leiterbahnen mit niedrigerer Priorität vervollständigt werden.
5. Screenshots zur Dokumentation des Layouts von RF, Quarzen, USB, SDIO, Audio, DC/DC, Ladeschaltung und Versorgungsschienen speichern.

6.1. PCB-Footprint-Design¶

Das QFN68L-Gehäuse des SF32LB52x misst 7 mm x 7 mm x 0,85 mm, hat 68 Pins und ein Rastermaß von 0,35 mm.

Die Gehäusezeichnung gibt eine nominale Gesamthöhe von 0,85 mm mit einem Bereich von 0,8–0,9 mm an. Der Abstand zur Platine beträgt nominal 0,02 mm, maximal 0,05 mm. Prüfen Sie Montage- und Gehäusefreiräume anhand der Detailzeichnung, nicht nur anhand der gerundeten Maßangaben.

Abbildung 6.1-3 gibt Anschlussflächen von 0,2 mm x 0,55 mm, einen Abstand von 0,35 mm, Lötstoppöffnungen von 0,3 mm x 0,65 mm und Lotpastenöffnungen von 0,2 mm x 0,55 mm vor. Dies sind Referenzmaße; prüfen Sie vor der Freigabe die Anforderungen des Bestückungsprozesses.

Die Gehäusezeichnung gibt für die freiliegende Anschlussfläche ein Nennmaß von 5,49 mm x 5,49 mm an. Im Fanout-Beispiel ist die zentrale Fläche mit GND verbunden; sie ist also kein rein mechanisches, elektrisch ungenutztes Element.

6.2. PCB-Stack-up¶

Das Referenzdesign unterstützt einseitige und doppelseitige Bestückung. Alle Bauteile können auf einer Seite liegen; alternativ lassen sich Kondensatoren und ähnliche passive Bauteile auf der Rückseite unter dem Chip platzieren. Empfohlen wird ein 4-Lagen-Aufbau mit durchgehenden metallisierten Bohrungen (PTH).

Abbildung 6.2-1 zeigt einen Referenzlagenaufbau mit 0,8 mm ±10 % einschließlich Galvanisierung und Lötstoppmaske. Die berechnete Gesamtdicke beträgt 0,79553 mm. Stimmen Sie die tatsächliche Fertigdicke und den dielektrischen Aufbau mit dem PCB-Hersteller ab; dieses Beispiel ist kein universell gültiger Lagenaufbau.

Die Prepreg-Zeilen setzen einen Kupferflächenanteil von 70 % voraus. Dk und Df sind aus der Abbildung übernommen, einschließlich Df 0,8 für die Lötstoppmaske; dies sind keine verifizierten universellen Materialkennwerte. Verwenden Sie für Impedanz- und Verlustberechnungen die tatsächlichen Herstellerdaten.

6.3. Allgemeine PCB-Designregeln¶

Befolgen Sie die allgemeinen PCB-Designregeln für Leiterplatten mit durchkontaktierten Bohrungen aus dem Referenzdesign.

Abbildung 6.3-1 verwendet eine minimale und empfohlene Leiterbahnbreite von 0,1 mm sowie eine maximale Breite von 2,54 mm. Sie unterscheidet Abstände von 0,1 mm für Leiterbahnen, Vias und Pads von Kupferabständen mit 0,127 mm (0,15 mm zwischen Kupferflächen) und gibt einen Abstand zum Platinenrand von 0,25 mm vor. Dies sind CAD-Referenzregeln. Fertigungsgrenzen und impedanzkontrollierte Leiterbahnen sind gesondert zu prüfen.

Die zusätzlichen Regeln in Abbildung 6.3-1 legen jeweils 0,1 mm Abstand zwischen Bohrungen sowie zwischen Bauteilkörpern fest. Für einige Objekte desselben Netzes ist der Abstand mit 0 mm angegeben. Das hebt weder die Abstandsregeln zwischen verschiedenen Netzen noch die Rand- und Kupferregeln auf.

6.4. PCB-Leiterbahn-Fanout¶

Führen Sie alle QFN-Gehäusesignale über die obere Lage heraus (Fanout).

6.5. Routing der Taktschnittstelle¶

Wenden Sie diese Takt-Routing-Regeln auf beide Variantengruppen an:

• Platzieren Sie Quarze innerhalb des Abschirmgehäuses und mehr als 1 mm vom PCB-Rand entfernt. Halten Sie möglichst großen Abstand zu wärmeerzeugenden Bauteilen (PA, Lader, PMU-Schaltungen), idealerweise mehr als 5 mm, damit deren Wärme die Frequenzdrift nicht beeinflusst.
• Halten Sie um den Quarz einen Freiraum von mehr als 0,25 mm ein, in dem sich weder anderes Metall noch Bauteile befinden.
• Verlegen Sie die 48-MHz-Quarzleiterbahnen auf der oberen Lage, mit 3–10 mm Länge, 0,1 mm Breite und vollständiger Masseabschirmung. Halten Sie Abstand zu VBAT/VCC, DC/DC und Hochgeschwindigkeitssignalleitungen. Führen Sie unter dem Quarzbereich weder auf der oberen noch auf der angrenzenden Lage andere Leiterbahnen.
• Verlegen Sie die 32,768-kHz-Quarzleiterbahnen auf der oberen Lage, höchstens 10 mm lang und 0,1 mm breit. Halten Sie zwischen den parallelen 32K_XI- und 32K_XO-Leiterbahnen mindestens 0,15 mm Abstand und schirmen Sie sie mit Masse ab. Führen Sie unter dieser Quarzschaltung weder auf der oberen noch auf der angrenzenden Lage andere Leiterbahnen.

Abbildungen 6.5-3 und 6.5-6 zeigen für beide Quarze mindestens 0,15 mm Abstand zwischen den parallelen XI/XO-Leiterbahnen. Abbildung 6.5-2 verwendet einen 48-MHz-Quarz mit 8,8 pF Lastkapazität; die externen Lastkondensatoren sind als NF (nicht bestückt) markiert. Abbildung 6.5-5 verwendet einen 32,768-kHz-Quarz mit 7 pF an PA22/PA23, die auch mit PDM_CLK/PDM_DATA multiplexiert sind.

6.6. Routing der RF-Schnittstelle¶

Wenden Sie diese RF-Routing-Regeln auf beide Variantengruppen an:

• Platzieren Sie das RF-Anpassnetzwerk nahe am Chip, nicht an der Antenne
• Platzieren Sie den AVDD_BRF-Filterkondensator nahe am Chip-Pin und verbinden Sie seine Masse-Vias direkt mit der Hauptmasse
• Verlegen Sie RF-Leiterbahnen möglichst auf der oberen Lage und vermeiden Sie leistungsbeeinträchtigende Vias. Die Quelle empfiehlt eine Breite über 10 mil; prüfen Sie, ob der tatsächliche Lagenaufbau 50 Ω ergibt. Schirmen Sie mit Masse ab und vermeiden Sie spitze oder rechtwinklige Richtungswechsel.
• Stellen Sie für die RF-Leiterbahn eine kontrollierte Impedanz von 50 Ω ein und setzen Sie auf beiden Seiten dicht angeordnete Massevias zur Abschirmung.

Die RF-Beispiele verwenden einen Serienkondensator mit 15 pF/50 V (C0333), lassen C0318/C0319 unbestückt (NF) und zeigen 0,47 µF zur Filterung von AVDD_BRF. Dies sind Bestückungsbeispiele, keine universellen Vorgaben zur Antennenanpassung.

6.7. Routing der Audioschnittstelle¶

Wenden Sie diese Audio-Routing-Regeln auf beide Variantengruppen an:

• Platzieren Sie die Filterkondensatoren für AVDD33_AUD, MIC_BIAS und AUD_VREF nahe an den jeweiligen Pins und verbinden Sie ihre Masseanschlüsse zuverlässig mit der Hauptmasse.
• Platzieren Sie die Bauteile für den analogen ADCP-Eingang nahe am Chip-Pin. Halten Sie die Leiterbahnen kurz, schirmen Sie sie vollständig mit Masse ab und halten Sie Abstand zu starken Störquellen.
• Platzieren Sie die Bauteile für den analogen DACP/DACN-Ausgang nahe am Chip-Pin. Führen Sie die Signale als differenzielles Paar mit kurzen Leiterbahnen, parasitärer Kapazität unter 10 pF und vollständiger Masseabschirmung.

Abbildung 6.7-1 zeigt Referenzfilterkondensatoren mit 1 µF/6,3 V für MIC_BIAS, 2,2 µF/10 V für AVDD33_AUD und 1 µF/6,3 V für AUD_VREF. Diese Werte erläutern die abgebildete Schaltung; bestätigen Sie die erforderlichen Werte für das konkrete Design. Halten Sie DACP/DACN zusätzlich zur differentiellen Führung von starken Störquellen fern.

Die Schaltplanrichtlinien der Quelle begrenzen außerdem die DAC-Ausgangsleiterbahnen auf weniger als 2 cm.

6.8. Routing der USB-Schnittstelle¶

Führen Sie USB DP (PA35) / DN (PA36) zuerst über die Anschlüsse des ESD-Schutzbauteils und anschließend zum Chip. Verbinden Sie dessen Masseanschluss zuverlässig mit der Hauptmasse. Führen Sie das Paar mit einer kontrollierten differenziellen Impedanz von 90 Ω und vollständiger Masseabschirmung.

Abbildung 6.8-3 vergleicht die Führung über Schutzbauteil-Pads mit ungeschützten Abzweigen: Kein Abzweig darf den Chip erreichen, ohne die Schutzverbindung zu durchlaufen.

6.9. Routing der SDIO-Schnittstelle¶

Verlegen Sie SDIO-Signale als Gruppe zusammen, mit einer Gesamtleiterbahnlänge ≤50 mm und einer Längendifferenz innerhalb der Gruppe ≤6 mm. Sehen Sie für das Taktsignal eine vollständige Masseabschirmung vor und schirmen Sie auch die DATA- und CMD-Signale ab.

Abbildung 6.9-2 zeigt außerdem mindestens 0,15 mm Abstand zwischen CMD und der angrenzenden Masseabschirmung.

Der SDIO-Schaltplan bezeichnet PA11 als MPI2_VDD_EN/SD_VDD_EN. Die höherrangigen OpenSiFli-Anwendungshinweise und der Schaltungsentwurfsleitfaden nennen PA21 zum Schalten der Boot-Speicherversorgung; verwenden Sie daher PA21 als quellenbasierte Entwurfsgrundlage. Ob der PA11-Eintrag des Checklisten-Arbeitsblatts für externen Flash bei batteriegespeisten Varianten eine separate Steuerfunktion bezeichnet, bleibt offen. Ersetzen Sie PA21 nicht ohne Bestätigung durch PA11. Klären Sie das konkrete Netz und die Variante vor der Freigabe mit SiFli; siehe Speicher und Fertigung.

6.10. Routing der DC/DC-Schaltung¶

Platzieren Sie die Leistungsinduktivität und die Filterkondensatoren nahe an den Chip-Pins. Halten Sie die BUCK_LX-Leiterbahn kurz und breit, und halten Sie die BUCK_FB-Rückkopplungsleiterbahn breiter als 0,25 mm. Verbinden Sie alle Massepins der DC/DC-Ausgangsfilterkondensatoren mit mehreren Vias zur Hauptmassefläche. Verlegen Sie im Bereich der Leistungsinduktivität kein Kupfer auf der oberen Lage und halten Sie die angrenzende Lage als vollständige Referenzmasse.

Abbildung 6.10-1 verwendet eine Induktivität von 4,7 µH und einen Ausgangskondensator von 4,7 µF/10 V. PMU_BUCK_VSW und PMU_BUCK_VOUT bezeichnen den Schaltknoten und den Ausgangs-/Rückkopplungsknoten, die in der Pin-Tabelle der Quelle BUCK_LX und BUCK_FB heißen. Halten Sie andere Leiterbahnen aus dem Induktivitätsbereich fern.

6.11. Routing der Stromversorgung¶

6.12. Routing weiterer Schnittstellen¶

Schirmen Sie GPADC-Eingangsleiterbahnen mit Masse ab und halten Sie Abstand zu anderen möglicherweise störenden Schaltungen, einschließlich Akkustands- und Temperaturerfassung.

6.13. EMI & ESD¶

Wenden Sie diese EMI- und ESD-Regeln auf beide Variantengruppen an:

• Führen Sie lange störende Takt- und Versorgungsleitungen außerhalb der Abschirmung nicht auf der oberen Lage, sondern auf inneren Lagen.
• Platzieren Sie ESD-Schutzbauteile nahe an den Steckverbinder-Pins und führen Sie Signale zuerst durch das ESD-Bauteil, bevor sie weiterverlaufen
• Verbinden Sie die Massepins der ESD-Bauteile über Vias mit der Hauptmasse. Halten Sie die Masseleiterbahnen kurz und breit, um die Impedanz zu verringern und die ESD-Festigkeit zu verbessern.

6.14. Weitere Überlegungen¶

Platzieren Sie Testpunkte der USB-Ladeleitung auf der Steckverbinderseite vor dem TVS-Schutzanschluss. Der TVS auf der Akkuseite gehört an den Platinenzugang, vor der Verzweigung zu MCU und weiteren Lasten. Führen Sie die Leitung zuerst über den TVS-Anschlusspunkt zum Chip. Der TVS selbst liegt als Parallelableiter gegen Masse, nicht in Reihe mit der Leitung. Halten Sie seine Masseverbindung kurz.

Zuletzt aktualisiert: 2026-10-21