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SF32LB52x Hardware-Design-Leitfaden — Design-Review-Checkliste und Referenzen

Teil des SF32LB52x Hardware-Design-Leitfadens

Diese Seite behandelt die Abschnitte 7-10: Design-Review-Checkliste, verwandte Dokumente und Referenzen, Anhänge und Versionshistorie. Zurück zu den PCB-Layout-Richtlinien.

7. Design-Review-Checkliste

  • Die Prüfung des Minimalsystems ist abgeschlossen: genaue Variante, Gehäuse, Versorgungsstruktur, Boot-Medium, Bootstrap-Pins, Debug-/Download-Zugang, Takte und Weckstrategie sind dokumentiert
  • Das exakte Chipmodell und die Stromversorgungsvariante sind bestätigt, und Stromversorgungsschaltpläne der beiden Varianten wurden nicht vermischt
  • Die Versorgungspins des Prozessors (VBUS/VBAT/VCC oder PVDD/VDDIOA/VDD_SIP) liegen innerhalb des im Datenblatt angegebenen Spannungsbereichs
  • Die BUCK-Induktivität erfüllt 4,7 µH ±20 %, DCR ≤0,4 Ω, Isat ≥450 mA
  • Bei der akkubetriebenen Variante: Ladepfad, Spannungsbereich des OVP-Bauteils und Ausgangskapazität des integrierten LDO sind geprüft
  • Die Quarze mit 48 MHz und 32,768 kHz erfüllen die empfohlenen Spezifikationen; Routing und Freihaltebereiche sind eingehalten
  • Die RF-Leiterbahn ist auf 50 Ω ausgelegt und das Anpassnetzwerk nahe am Chip platziert
  • Die Boot-Konfiguration des Speichers (einschließlich der eMMC-Option der extern geregelten Versorgungsvariante) stimmt mit den Bootstrap-Pin-Einstellungen überein
  • Steuerpin des Speicherversorgungsschalters für die genaue Variante verifizieren; die Abweichung PA11/PA21 zwischen offizieller Checkliste und Anwendungshinweisen vor der Freigabe klären
  • USB DP/DN sind als differenzielles Paar mit 90 Ω differenzieller Impedanz geführt
  • SDIO-Signale sind gemeinsam geführt, mit einer Gesamtlänge ≤50 mm, einer Längendifferenz innerhalb der Gruppe ≤6 mm und Masseabschirmung
  • Die gemultiplexten DBG_UART-/SWD-Pins und Produktionstestpunkte sind reserviert
  • Die Teilenummern der Schlüsselbauteile wurden gegen die aktuelle SiFli-Liste freigegebener Lieferanten geprüft

Weitere Quellreferenzen:

Die Schaltplan-Checkliste (Abschnitt 5.8) und die PCB-Layout-Checkliste (Abschnitt 6.15) geben dieselbe SF32LB52 Schematic & PCB Checklist (V1.0, 2026-01-21) Punkt für Punkt wieder. Sie ergänzen die Schaltplan- und PCB-Layout-Hinweise, anhand derer das Design geprüft wird.

9. Anhänge

Die ursprünglichen SiFli-Anwendungshinweise enthalten die folgenden Referenzabbildungen zu Schaltplan, PCB-Layout, Mechanik und Stromversorgung. Die Anhänge bewahren diese Quellabbildungen zur Dokumentation der Designprüfung; die Abschnitte 5 und 6 bleiben die maßgeblichen Designrichtlinien.

Verwendung dieser Abbildungen

Nutzen Sie diese Abbildungen als Referenzschaltungen und Layoutbeispiele aus den ursprünglichen Anwendungshinweisen. Bestätigen Sie die endgültige Umsetzung für das konkrete Gerät und Produkt anhand der Regeln, Tabellen, des Datenblatts, des Referenzhandbuchs, des aktuellen Referenzdesign-Pakets und der AVL.

Tabelle 9-1: Anhangsübersicht
Bedarf Hier beginnen
Blockdiagramm-Beispiele für Smartwatches für beide SF32LB52x-Variantengruppen Anhang A: Eine typische Smartwatch-Anwendung
Schaltplanbeispiele zu RF, Speicher/Boot-Konfiguration, Tasten, Motor, Audio, Takt, USB und DC/DC Anhang B: Referenzschaltpläne
PCB-Platzierungs- und Routing-Beispiele für RF, Speicher, Audio, Stack-up, Fanout, Takt, USB und DC/DC Anhang C: Referenz-PCB-Layouts
Zeichnungen zu Gehäuseumriss, Gehäuseform und empfohlenem Land-Pattern Anhang D: Mechanik
Referenzschaltungen und PCB-Layouts für Laden, OVP, Versorgungsstruktur und PMU Anhang E: Stromversorgung

9.1. Anhang A. Eine typische Smartwatch-Anwendung

Ein typisches Smartwatch-Design mit dem SF32LB52x umfasst den Mikrocontroller, das Display, den Touch-Controller, den Speicher, Sensoren, den Vibrationsmotor, Audio-Ein- und -Ausgänge, die Bluetooth-Antenne, Taktquellen, die Stromversorgung, eine Debug-Schnittstelle und Zugänge für Produktionstests. Bei der akkubetriebenen Variante kommt eine Ladeschaltung hinzu. Die Abbildungen 9.1-1 und 9.1-2 zeigen ein QSPI-Display, Beschleunigungssensor/Gyroskop über SPI, ein Herzfrequenzmodul über I2C, ein analoges Mikrofon und den DAC-Verstärker-Pfad, einen PWM-gesteuerten Vibrationsmotor, den 48-MHz-Takt, den Bluetooth-RF-Pfad sowie SWD/UART. QSPI NAND, SD NAND und NOR Flash sind Speicherbeispiele, keine vollständige Liste der Boot-Medien. Beide Diagramme zeigen einen externen Lader und einen Buck/LDO-Pfad. Wählen Sie die tatsächliche Versorgungsarchitektur anhand von Abschnitt 5.2; das Blockdiagramm schreibt diese Schaltung nicht vor.

Abbildung 9.1-1: SF32LB520/3/5/7-Smartwatch-Anwendungsdiagramm

Abbildung 9.1-1: SF32LB520/3/5/7-Smartwatch-Anwendungsdiagramm

Abbildung 9.1-2: 52B/D/E/G/J-Smartwatch-Anwendungsdiagramm

Abbildung 9.1-2: 52B/D/E/G/J-Smartwatch-Anwendungsdiagramm

9.2. Anhang B. Referenzschaltpläne

RF

Abbildung 9.2-1: RF-Frontend-Blockdiagramm

Abbildung 9.2-1: RF-Frontend-Blockdiagramm

Abbildung 9.2-2: RF-Schaltplan-Referenz

Abbildung 9.2-2: RF-Schaltplan-Referenz

Abbildung 9.2-3: Referenz zur RF-Signalführung im Schaltplan

Abbildung 9.2-3: Referenz zur RF-Signalführung im Schaltplan

Speicher und Boot

Abbildung 9.2-4: SF32LB520/3/5/7-Bootstrap-Referenz

Abbildung 9.2-4: SF32LB520/3/5/7-Bootstrap-Referenz

Abbildung 9.2-5: 52B/D/E/G/J-Bootstrap-Referenz

Abbildung 9.2-5: 52B/D/E/G/J-Bootstrap-Referenz

Abbildung 9.2-6: SDIO-Schaltplan-Referenz

Abbildung 9.2-6: SDIO-Schaltplan-Referenz

Tasten, Motor und Audio

Abbildung 9.2-7: SF32LB520/3/5/7-Vibrationsmotor-Referenz

Abbildung 9.2-7: SF32LB520/3/5/7-Vibrationsmotor-Referenz

Abbildung 9.2-8: 52B/D/E/G/J-Vibrationsmotor-Referenz

Abbildung 9.2-8: 52B/D/E/G/J-Vibrationsmotor-Referenz

Abbildung 9.2-9: Referenz für die Power-Taste

Abbildung 9.2-9: Referenz für die Power-Taste

Abbildung 9.2-10: Referenz für den Drehgeber-Taster

Abbildung 9.2-10: Referenz für den Drehgeber-Taster

Abbildung 9.2-11: Analoges-MEMS-Mikrofon-Referenz

Abbildung 9.2-11: Analoges-MEMS-Mikrofon-Referenz

Abbildung 9.2-12: Analoges-ECM-Mikrofon-Referenz

Abbildung 9.2-12: Analoges-ECM-Mikrofon-Referenz

Abbildung 9.2-13: Referenzschaltung vom analogen DAC zum Leistungsverstärker (PA)

Abbildung 9.2-13: Referenzschaltung vom analogen DAC zum Leistungsverstärker (PA)

Abbildung 9.2-14: Audio-Power-Schaltplan-Referenz

Abbildung 9.2-14: Audio-Power-Schaltplan-Referenz

Abbildung 9.2-15: Audio-ADC-Schaltplan-Referenz

Abbildung 9.2-15: Audio-ADC-Schaltplan-Referenz

Abbildung 9.2-16: Audio-DAC-Schaltplan-Referenz

Abbildung 9.2-16: Audio-DAC-Schaltplan-Referenz

Takt

Abbildung 9.2-17: 48-MHz-Quarz-Schaltplan

Abbildung 9.2-17: 48-MHz-Quarz-Schaltplan

Abbildung 9.2-18: 32,768-kHz-Quarz-Schaltplan

Abbildung 9.2-18: 32,768-kHz-Quarz-Schaltplan

USB

Abbildung 9.2-19: USB-Schaltplan-Referenz

Abbildung 9.2-19: USB-Schaltplan-Referenz

DC/DC

Abbildung 9.2-20: DC/DC-Schaltplan-Referenz

Abbildung 9.2-20: DC/DC-Schaltplan-Referenz

9.3. Anhang C. Referenz-PCB-Layouts

RF

Abbildung 9.3-1: Referenz für das RF-Anpassnetzwerk auf der PCB

Abbildung 9.3-1: Referenz für das RF-Anpassnetzwerk auf der PCB

Abbildung 9.3-2: RF-PCB-Routing-Referenz

Abbildung 9.3-2: RF-PCB-Routing-Referenz

Speicher

Abbildung 9.3-3: SDIO-PCB-Referenz

Abbildung 9.3-3: SDIO-PCB-Referenz

Audio

Abbildung 9.3-4: Audio-Power-PCB-Referenz

Abbildung 9.3-4: Audio-Power-PCB-Referenz

Abbildung 9.3-5: Audio-ADC-PCB-Referenz

Abbildung 9.3-5: Audio-ADC-PCB-Referenz

Abbildung 9.3-6: Audio-DAC-PCB-Referenz

Abbildung 9.3-6: Audio-DAC-PCB-Referenz

PCB-Grundlage

Abbildung 9.3-7: PCB-Stack-up-Referenz

Abbildung 9.3-7: PCB-Stack-up-Referenz

Abbildung 9.3-8: PCB-Designregel-Referenz

Abbildung 9.3-8: PCB-Designregel-Referenz

Abbildung 9.3-9: QFN-Fanout-Referenz

Abbildung 9.3-9: QFN-Fanout-Referenz

Abbildung 9.3-10: Quarzplatzierungs-Referenz

Abbildung 9.3-10: Quarzplatzierungs-Referenz

Takt-Routing

Abbildung 9.3-11: 48-MHz-Quarz-Routing-Modell

Abbildung 9.3-11: 48-MHz-Quarz-Routing-Modell

Abbildung 9.3-12: 48-MHz-Quarz-Routing-Referenz

Abbildung 9.3-12: 48-MHz-Quarz-Routing-Referenz

Abbildung 9.3-13: 32,768-kHz-Quarz-Routing-Modell

Abbildung 9.3-13: 32,768-kHz-Quarz-Routing-Modell

Abbildung 9.3-14: 32,768-kHz-Quarz-Routing-Referenz

Abbildung 9.3-14: 32,768-kHz-Quarz-Routing-Referenz

USB

Abbildung 9.3-15: USB-PCB-Referenz

Abbildung 9.3-15: USB-PCB-Referenz

Abbildung 9.3-16: USB-Layout-Referenz

Abbildung 9.3-16: USB-Layout-Referenz

Abbildung 9.3-17: USB-Routing-Referenz

Abbildung 9.3-17: USB-Routing-Referenz

DC/DC

Abbildung 9.3-18: DC/DC-PCB-Referenz

Abbildung 9.3-18: DC/DC-PCB-Referenz

9.4. Anhang D. Mechanik

Abbildung 9.4-1: SF32LB520/3/5/7-Gehäuselayout

Abbildung 9.4-1: SF32LB520/3/5/7-Gehäuselayout

Abbildung 9.4-2: 52B/D/E/G/J-Gehäuselayout

Abbildung 9.4-2: 52B/D/E/G/J-Gehäuselayout

Abbildung 9.4-3: QFN68L-Gehäuseabmessungen

Abbildung 9.4-3: QFN68L-Gehäuseabmessungen

Abbildung 9.4-4: QFN68L-Gehäuseform

Abbildung 9.4-4: QFN68L-Gehäuseform

Abbildung 9.4-5: Empfohlenes QFN68L-Land-Pattern

Abbildung 9.4-5: Empfohlenes QFN68L-Land-Pattern

9.5. Anhang E. Stromversorgung

SF32LB520/3/5/7 (akkubetrieben)

Die folgenden Abbildungen zeigen externe Ladeschaltungen mit und ohne Power-Path-Management (PPM) sowie anschließend die integrierte Ladeschaltung.

Abbildung 9.5-1: Externe Ladeschaltung ohne PPM

Abbildung 9.5-1: Externe Ladeschaltung ohne Power-Path-Management (PPM)

Abbildung 9.5-2: Externe Ladeschaltung mit PPM

Abbildung 9.5-2: Externe Ladeschaltung mit Power-Path-Management (PPM)

Abbildung 9.5-3: Integrierte Ladeschaltung

Abbildung 9.5-3: Integrierte Ladeschaltung

Abbildung 9.5-4: OVP-Schwellenwerteinstellung

Abbildung 9.5-4: OVP-Schwellenwerteinstellung

Abbildung 9.5-5: Anwendung des einstellbaren OVLO-OVP

Abbildung 9.5-5: Anwendung des einstellbaren OVLO-OVP

Abbildung 9.5-6: Anwendung des OVP mit geregeltem Ausgang

Abbildung 9.5-6: Anwendung des OVP mit geregeltem Ausgang

Abbildung 9.5-7: SF32LB520/3/5/7-Stromversorgungsstruktur

Abbildung 9.5-7: SF32LB520/3/5/7-Stromversorgungsstruktur

Abbildung 9.5-8: VCC-Schaltplan-Referenz

Abbildung 9.5-8: VCC-Schaltplan-Referenz

Abbildung 9.5-9: VCC-PCB-Referenz

Abbildung 9.5-9: VCC-PCB-Referenz

Abbildung 9.5-10: Lade-Schaltplan-Referenz

Abbildung 9.5-10: Lade-Schaltplan-Referenz

Abbildung 9.5-11: Lade-PCB-Referenz

Abbildung 9.5-11: Lade-PCB-Referenz

Abbildung 9.5-12: PMU-TVS-Referenz

Abbildung 9.5-12: PMU-TVS-Referenz

Abbildung 9.5-13: PMU-EOS-Referenz

Abbildung 9.5-13: PMU-EOS-Referenz

52B/D/E/G/J (extern geregelte Versorgung)

Abbildung 9.5-14: 52B/D/E/G/J-PMU-PCB-Referenz

Abbildung 9.5-14: 52B/D/E/G/J-PMU-PCB-Referenz

10. Versionshistorie

Tabelle 10-1: Versionshistorie
Version Datum Hinweis
1.1 2026-07 Das Stromversorgungssystem wurde zu einem gleichrangigen Schaltplanabschnitt; Takterzeugung und RF wurden in separate Abschnitte aufgeteilt und die folgenden Schaltplanabschnitte neu nummeriert.
1.0 Dieses Dokument Beide offiziellen Hardware-Anwendungshinweise wurden in einem Leitfaden zusammengeführt; Tabs trennen die Inhalte für akkubetriebene und extern geregelte Varianten.
0.0.1 10/2024 Erstveröffentlichung von SF32LB520-3-5-7-HW-Application
0.0.1 10/2024 Erstveröffentlichung von SF32LB52B-E-G-J-HW-Application

10.1. Versionshistorie der Checkliste

Die detaillierten Checklisten für Schaltplan und PCB-Layout werden unabhängig vom Leitfaden versioniert. Ihre Versionsstände folgen SiFlis Tabellenblatt SF32LB52 Schematic & PCB Checklist.

Tabelle 10.1-1: Versionshistorie der Checkliste
Version Datum Hinweis
1.0 2026-01-21 Erstveröffentlichung, basierend auf SiFlis SF32LB52 Schematic & PCB Checklist V1.0

Zuletzt aktualisiert: