SF32LB52x 하드웨어 설계 가이드 — 스토리지 및 양산¶
SF32LB52x 하드웨어 설계 가이드의 일부
이 페이지는 회로도 설계 가이드라인의 5.6~5.7절, 즉 스토리지 및 연결과 양산을 다룹니다. RF 및 사용자 인터페이스로 돌아가거나, 항목별 검토는 회로도 체크리스트를 참조하십시오.
5.6. 스토리지 및 연결¶
5.6.1. 스토리지¶
빠른 요약
- 외부 부트 옵션에는 SPI NOR, SPI NAND, SD NAND가 있으며, eMMC는 지원되는 외부 레귤레이션 변형(variant)에서 사용할 수 있습니다.
- 부트스트랩 핀
PA13과PA17이 부트 매체를 선택합니다. - 애플리케이션 노트와 회로도 설계 가이드는 부트 스토리지 전원 스위칭에
PA21을 지정하지만, 공식 체크리스트는 배터리 전원 변형의 외부 플래시에PA11을 지정합니다. 정확한 설계에 적용되는 제어 핀은 SiFli에 확인하십시오. 별도로, ROM이 리셋 또는 Hibernate 진입 후 MPI에 연결된 32 MB 이상의 NOR 플래시를 인식하려면 PA21이 해당 플래시의 전원을 껐다 켜야 하며, Hibernate 중에는 공동 패키징 메모리의 I/O를 통한 누설을 막기 위해 VDD_SIP가 꺼져 있어야 합니다.
설계 목표
펌웨어 크기, 업데이트 전략, 저전력 상태를 지원하고 리셋 또는 Hibernate 후에도 ROM 부트가 안정적으로 동작하는 부트 매체와 스토리지 전원 구조를 선택합니다.
5.6.1.1. 스토리지 인터페이스 설명¶
이 칩은 외부 SPI NOR 플래시, SPI NAND 플래시, SD NAND 플래시를 지원합니다. eMMC는 52B/D/E/G/J 일반 전원 변형에서만 지원됩니다.
| 플래시 신호 | I/O 핀 | 설명 |
|---|---|---|
| CS# | PA12 | 칩 셀렉트, Low 활성 |
| SO | PA13 | 데이터 IO1 |
| WP# | PA14 | 데이터 IO2 / 쓰기 보호 |
| SI | PA15 | 데이터 IO0 |
| SCLK | PA16 | 직렬 클럭 |
| Hold# | PA17 | 데이터 IO3 / 홀드 |
| SD NAND/eMMC 신호 | I/O 핀 | 설명 |
|---|---|---|
| SD2_CMD | PA15 | 커맨드 |
| SD2_D1 | PA17 | 데이터 1 |
| SD2_D0 | PA16 | 데이터 0 |
| SD2_CLK | PA14 | 클럭 |
| SD2_D2 | PA12 | 데이터 2 |
| SD2_D3 | PA13 | 데이터 3 |
eMMC 전원 도메인(일반 전원 변형 전용)
eMMC 칩에는 VCC와 VCCQ의 두 전원 도메인이 있습니다. 옵션 1: 둘을 함께 스위칭합니다. 셧다운 전류는 낮아지지만 eMMC 슬립 복귀가 느리고 평균 CPU 전력이 높아집니다. 옵션 2: VCC만 스위칭하고 VCCQ는 항상 켜 둡니다. 옵션 1보다 셧다운 전류는 높지만 eMMC 슬립 복귀가 빠르고 평균 CPU 전력이 낮아집니다.
스토리지 인터페이스 풀업
외부 레귤레이션 변형의 애플리케이션 노트는 NOR 플래시에는 외부 풀업을 지정하지 않고, SPI NAND에는 PA17(Hold#)에, SD NAND에는 PA13(D3)과 PA15(CMD)에, eMMC에는 PA17(D1), PA13(D3), PA15(CMD)에 풀업을 지정합니다. 7.5 kΩ을 권장합니다. 배터리 변형의 애플리케이션 노트는 PA13/PA17 부트스트랩 풋프린트만 식별하며, PA15/CMD 풀업이 그쪽에도 적용되는지는 밝히지 않습니다. 확인 없이 외부 레귤레이션 변형의 PA15 요구 사항을 배터리 전원 설계에 그대로 적용하지 마십시오. 정확한 변형과 부트 매체에 대한 풀업은 SiFli에 확인하십시오.
5.6.1.2. 부트 구성¶
이 칩은 내부 공동 패키징 SPI NOR 플래시, 외부 SPI NOR 플래시, 외부 SPI NAND 플래시, 외부 SD NAND 플래시에서 부팅할 수 있습니다(eMMC 부트는 지원되지 않습니다).
- SF32LB520Ux6은 플래시가 공동 패키징되어 있으며 기본적으로 해당 플래시에서 부팅합니다
- SF32LB523/5/7Ux6은 PSRAM이 공동 패키징되어 있으며 외부 스토리지에서 부팅해야 합니다
| Bootstrap[1] (PA13) | Bootstrap[0] (PA17) | 부트 매체 |
|---|---|---|
| L | L | SPI NOR 플래시 |
| L | H | SPI NAND 플래시 |
| H | X | SD NAND 플래시 |
이 칩은 내부 공동 패키징 SPI NOR 플래시, 외부 SPI NOR 플래시, 외부 SPI NAND 플래시, 외부 SD NAND 플래시, 외부 eMMC에서 부팅할 수 있습니다.
- 플래시가 공동 패키징된 모델(SF32LB52BU36)은 기본적으로 해당 플래시에서 부팅합니다
- PSRAM이 공동 패키징된 모델(SF32LB52DUB6/EUB6/GUC6/JUD6)은 외부 스토리지에서 부팅해야 합니다
| Bootstrap[1] (PA13) | Bootstrap[0] (PA17) | 부트 매체 |
|---|---|---|
| L | L | SPI NOR 플래시 |
| L | H | SPI NAND 플래시 |
| H | X | SD NAND 플래시 |
| H | H | eMMC |
SiFli 원본 문서의 명칭 관련 참고
SiFli의 원본 문서는 이 절에서 접미 문자 "SF32LB52AUx6"과 "SF32LB52D/F/HUx6"을 사용하는데, 이는 같은 원본 문서 앞부분에서 쓰는 B/D/E/G/J 모델 명명과 일치하지 않습니다. 이 가이드는 실제 공동 패키징 메모리 유형(플래시 대 PSRAM)에 따라 구분을 다시 정리했습니다. 확실하지 않으면 정확한 칩 모델과 데이터시트로 확인하십시오.
중복되는 부트 표 항목 확인
애플리케이션 노트는 SD NAND에 H/X를 나열하지만 별도의 SF32LB52x 회로도 설계 가이드는 H/L을 나열하며, 일반 전원 애플리케이션 노트는 eMMC에도 H/H를 나열합니다. X는 보통 어느 논리 레벨이든 상관없음을 뜻하므로 일반 전원 항목은 서로 겹치는데, 자료에는 그 차이에 대한 설명이 없습니다. 이 표만으로 최종 스트랩 레벨을 추정하지 말고, 정확한 변형과 ROM 동작을 SiFli에 확인하십시오. 레퍼런스 디자인은 7.5 kΩ 풀업을 사용합니다. 그림 5.6-1은 이를 3.3 V VDD33_VOUT1 레일에, 그림 5.6-2는 3.3 V VDDIOA에 연결합니다.
5.6.1.3. 부트 스토리지 전원 제어¶
우선순위가 더 높은 OpenSiFli 애플리케이션 가이드와 회로도 설계 가이드는 부트 스토리지 전원 스위칭에 PA21을 지정하며, High에서 켜지고 Low에서 꺼집니다. 자료에서 확인된 설계 근거로 PA21을 사용하십시오. 반면 SiFli Wiki에 링크된 체크리스트 워크북은 배터리 전원 변형의 외부 플래시 스위칭에 PA11을 나열합니다. 이 워크북만을 근거로 PA11로 대체하지 마십시오. 워크북은 PA11이 별도의 보드 수준 인에이블 신호인지 핀 할당 충돌인지 밝히지 않으므로, 릴리스 전에 정확한 넷과 변형을 SiFli에 확인하십시오.
- SF32LB520Ux6은 플래시가 공동 패키징되어 있으므로, VDD18_VOUT을 VDD33_VOUT1에서 공급하고 내부 VDD18_VOUT LDO를 비활성화합니다
- SF32LB523/5/7Ux6은 PSRAM이 공동 패키징되어 있으므로 내부 LDO를 사용하며, VDD18_VOUT은 외부에서 공급할 수 있습니다
- 외부 NOR 플래시는 VDD33_VOUT1에서 전원을 공급하며 별도의 전원 스위치는 필요 없습니다
- 외부 SPI NAND 또는 SD NAND는 VDD33_VOUT1에서 전원을 공급하고 전원 스위치를 추가합니다
- 레퍼런스 디자인은 PA13과 PA17에 풀업 저항 풋프린트를 예약해 두며, 스토리지 유형에 따라 실장합니다. 7.5 kΩ을 권장합니다
- 플래시가 공동 패키징된 모델(SF32LB52BU36)은 VDD_SIP에 전원 스위치를 추가합니다
- PSRAM이 공동 패키징된 모델(SF32LB52DUB6/EUB6/GUC6/JUD6)은 PVDD = 3.3 V이고 VDD_SIP가 내부 LDO를 사용하는 경우 VDD_SIP 전원 스위치는 선택 사항이며, PVDD = 1.8 V이면 VDD_SIP 전원 스위치가 필수입니다
- 외부 스토리지 전원은 VDD_SIP와 독립적이므로 별도의 전원 스위치를 추가합니다
- eMMC VCC/VCCQ 전원 도메인의 장단점은 5.6.1.1절을 참조하십시오
- 애플리케이션 노트는 부트 관련 스토리지 전원 스위치에 PA21을 지정합니다. 배터리 전원 외부 플래시에 대한 자료 간 불일치는 위에서 언급했습니다
- MPI(Memory Peripheral Interface, SPI-NOR/SPI-NAND에 연결됨)로 연결된 32 MB 이상의 NOR 플래시는 MCU 재시작 또는 Hibernate 진입 시 4바이트 모드를 벗어나도록 PA21로 전원을 스위칭할 수 있어야 하며, 그렇지 않으면 ROM이 해당 플래시를 인식하지 못합니다. 16 MB 이하의 NOR 플래시는 항상 전원을 켜 둘 수 있습니다
- 레퍼런스 디자인은 PA13과 PA17에 풀업 저항 풋프린트를 예약해 두며, 스토리지 유형에 따라 실장합니다. 7.5 kΩ을 권장합니다
흔한 실수 - 스토리지
- 부트스트랩 저항이 없거나, 잘못된 부트 매체에 맞춰 실장한 경우.
- 자료에서 확인된 부트 스토리지 전원 스위치 제어를 연결하지 않고 둔 경우.
- 모든 변형에서 eMMC를 사용할 수 있다고 간주한 경우.
- 4바이트 모드 때문에 재시작 후 ROM 인식이 실패할 수 있는데도 대용량 NOR 플래시의 전원을 항상 켜 둔 경우.
스토리지 체크리스트
- PCB 레이아웃 전에 부트 매체를 선택하고 문서화했습니다.
-
PA13/PA17부트스트랩 풀 옵션이 부트 표와 일치합니다. - 자료에서 확인된 변형별 핀이 필요한 모든 부트 스토리지 전원 스위치를 제어하며, PA11/PA21 불일치를 SiFli와 해결했습니다.
- 일반 전원 설계에 대해 eMMC VCC/VCCQ 장단점을 검토했습니다.
- 브링업 계획이 부트 모드 스트래핑, 스토리지 레일 타이밍, ID 읽기, 펌웨어 플래싱을 포함합니다.
5.6.2. 센서¶
빠른 요약
- 센서는 일반적으로 I2C 또는 SPI로 연결합니다. 사용하지 않는 센서는 전원을 차단하여 대기 전류를 줄이고, 웨이크업에 필요한 센서는 필요한 동작 모드로 유지합니다.
- 웨이크가 가능한 센서 인터럽트는 핀 배치를 확정하기 전에 할당해야 합니다.
설계 목표
센서 전원, 인터럽트, 버스 라우팅을 안정적으로 유지하면서, 사용하지 않는 센서는 저전력 모드에서 깔끔하게 꺼지도록 합니다.
SF32LB52x는 심박, 가속도, 지자기 등의 센서를 연결할 수 있습니다. 센서 전원 스위칭에는 Iq가 낮은 로드 스위치를 선택하십시오.
센서 체크리스트
- 센서 버스, 인터럽트, 리셋, 전원 인에이블 핀을 할당했습니다.
- 센서 로드 스위치의 정지 전류(Iq)와 셧다운 전류가 대기 목표를 충족합니다.
- 풀업을 올바른 센서 I/O 전압 레일에 배치했습니다.
- 브링업 계획이 버스 스캔, 인터럽트 웨이크, 센서 전원 사이클링을 포함합니다.
5.6.3. UART 및 I2C 핀 할당¶
빠른 요약
- UART와 I2C 기능은 임의의 PA 핀에 매핑할 수 있습니다.
- 그래도 핀을 선택할 때는 부트, 웨이크, 디버그, 양산 테스트, 보드 라우팅 제약을 고려하는 것이 좋습니다.
설계 목표
필요한 부트스트랩, 웨이크 핀, 디버그 접근, 양산 픽스처를 막지 않으면서 유연한 핀 매핑으로 라우팅을 단순화합니다.
SF32LB52x는 임의의 PA 핀에 UART와 I2C 기능 매핑을 지원합니다.
UART/I2C 체크리스트
- 모든 I2C 버스에서 풀업, 전압 도메인, 버스 커패시턴스가 올바릅니다.
- 로그, 플래싱 또는 외부 모듈에 필요한 UART 핀에 접근할 수 있습니다.
- 핀 멀티플렉싱이 부트스트랩, 웨이크, 디스플레이, 스토리지, 디버그 기능과 충돌하지 않습니다.
5.6.4. GPTIM 핀 할당¶
빠른 요약
- GPTIM 기능은 임의의 PA 핀에 매핑할 수 있습니다.
- 타이머 기능은 PWM 출력, 입력 캡처, 모터 제어, 백라이트 제어, 제품별 타이밍을 지원합니다.
설계 목표
PWM, 캡처, 타이밍 기능이 설계 후반에 불리한 라우팅 핀이나 웨이크와 충돌하는 핀으로 밀려나지 않도록, 타이머 지원 기능을 충분히 일찍 확보합니다.
SF32LB52x는 임의의 PA 핀에 GPTIM 기능 매핑을 지원합니다.
GPTIM 체크리스트
- PWM, 캡처, 제어 루프에 필요한 타이머 채널이 핀 배치 표에 나열되어 있습니다.
- GPTIM 핀이 백라이트, 모터, 디버그, 스토리지 요구 사항과 충돌하지 않습니다.
- 브링업 계획에 PWM 주파수, 듀티 범위, 핀 극성 확인이 포함되어 있습니다.
5.7. 양산¶
5.7.1. 디버그 및 플래싱 인터페이스¶
빠른 요약
PA18과PA19는 전원 인가 후 기본적으로 DBG_UART이며 SWD와 멀티플렉싱됩니다.- 모든 프로토타입과 양산 보드에서 디버그/플래싱 핀에 물리적으로 접근할 수 있도록 확보하십시오.
설계 목표
제품 케이스와 양산 픽스처가 정해진 뒤에도 펌웨어 플래싱, 디버그 로그, 싱글 스텝 디버그, 고장 복구 접근을 보장합니다.
SF32LB52x는 플래싱과 디버그를 위한 DBG_UART 인터페이스를 지원하며, 3.3 V UART-USB 동글 보드를 통해 PC에 연결합니다. SWD와 DBG_UART는 PA18과 PA19에서 멀티플렉싱되며, 기본 전원 인가 구성은 DBG_UART로 로그 출력뿐 아니라 싱글 스텝 디버깅도 지원합니다.
DBG_UART 싱글 스텝 디버깅과 로그 출력은 SFtool 및 Impeller 매뉴얼을 참조하십시오.
| 디버그 신호 | 핀 | 설명 |
|---|---|---|
| DBG_UART_RXD | PA18 | 디버그 UART 수신 |
| DBG_UART_TXD | PA19 | 디버그 UART 송신 |
디버그 체크리스트
-
PA18/PA19, 그라운드, 필요한 전원 기준이 테스트 패드 또는 커넥터 핀으로 노출되어 있습니다. - 케이스, 배터리, 디스플레이 조립 후에도 디버그 접근이 가능합니다.
- UART 전압 레벨이 선택한 어댑터 또는 픽스처와 호환되는 3.3 V입니다.
- 애플리케이션 펌웨어를 부팅할 수 없는 보드를 위한 복구 경로가 문서화되어 있습니다.
5.7.2. 양산 플래싱 및 크리스털 캘리브레이션¶
빠른 요약
- 양산 프로그래밍과 크리스털 캘리브레이션에는 안정적인 전원, DBG_UART 접근, PA01, 필요한 전원/그라운드 테스트 포인트가 필요합니다.
- 픽스처 접근은 PCB 기구 외곽과 케이스가 확정되기 전에 설계해야 합니다.
설계 목표
수작업 납땜이나 제품 분해 없이 모든 양산 보드를 프로그래밍, 캘리브레이션, 복구할 수 있도록 합니다.
SiFli는 양산 펌웨어 플래싱과 크리스털 캘리브레이션을 위한 오프라인 다운로더를 제공합니다. 하드웨어 설계에 최소한 다음 테스트 포인트를 예약하십시오: PVDD/VBAT, GND, AVDD33, DBG_UART_RXD, DBG_UART_TXD, PA01. 자세한 플래싱 및 캘리브레이션 절차는 개발 패키지에 포함된 "Offline Downloader User Guide" 문서를 참조하십시오.
양산 체크리스트
- PVDD/VBAT, GND, AVDD33, DBG_UART_RXD, DBG_UART_TXD, PA01 테스트 포인트를 예약했습니다.
- 기구 조립 후에도 의도한 픽스처가 테스트 패드에 접근할 수 있습니다.
- 크리스털 캘리브레이션 흐름과 합격/불합격 한계를 제조 부서와 정의했습니다.
- 프로그래밍, 캘리브레이션, 기능 테스트 기록을 보드 리비전과 연결할 수 있습니다.
5.7.3. 회로도 및 PCB 도면 체크리스트¶
SiFli의 위키에 게시된 공식 회로도 및 PCB 체크리스트를 정식 릴리스 게이트로 사용하십시오. 항목별 전체 버전은 회로도 체크리스트를 참조하십시오. 이 가이드의 로컬 체크리스트는 정식 체크리스트 검토 전에 흔한 엔지니어링 문제를 걸러내기 위한 것입니다.
릴리스 체크리스트
- 회로도 체크리스트, PCB 체크리스트, AVL 확인, DRC 보고서, 임피던스 보고서가 완료되었습니다.
- 전원, 클럭, RF, 디스플레이, 스토리지, 오디오, USB, SDIO, DC/DC, 양산 테스트 접근에 대한 증빙 스크린샷을 보관했습니다.
- 변형별 가정을 검토 노트에 문서화했습니다.
- 릴리스 전에 미해결 하드웨어 리스크에 담당자를 지정했습니다.
최종 업데이트: